參數(shù)資料
型號： PIC16LF874AT-I/L
廠商： Microchip Technology
文件頁數(shù)： 38/234頁
文件大小： 0K
描述： IC MCU CMOS 4K FLASH LP 44-PLCC
標(biāo)準(zhǔn)包裝： 500
系列： PIC® 16F
核心處理器： PIC
芯體尺寸： 8-位
速度： 10MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 33
程序存儲器容量： 7KB（4K x 14）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 128 x 8
RAM 容量： 192 x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-LCC（J 形引線）
包裝： 帶卷 (TR)
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PIC16F87XA
DS39582B-page 130
2003 Microchip Technology Inc.
11.1
A/D Acquisition Requirements
For the A/D converter to meet its specified accuracy,
the charge holding capacitor (CHOLD) must be allowed
to fully charge to the input channel voltage level. The
analog input model is shown in Figure 11-2. The source
impedance (RS) and the internal sampling switch
impedance (RSS) directly affect the time required to
charge the capacitor CHOLD. The sampling switch
(RSS) impedance varies over the device voltage (VDD);
see
The
maximum
recommended
impedance for analog sources is 2.5 k
. As the
impedance is decreased, the acquisition time may be
decreased. After the analog input channel is selected
(changed), this acquisition must be done before the
conversion can be started.
To
calculate
the
minimum
acquisition
time,
Equation 11-1 may be used. This equation assumes
that 1/2 LSb error is used (1024 steps for the A/D). The
1/2 LSb error is the maximum error allowed for the A/D
to meet its specified resolution.
To calculate the minimum acquisition time, TACQ, see
the PICmicro Mid-Range MCU Family Reference
Manual (DS33023).
EQUATION 11-1:
ACQUISITION TIME
FIGURE 11-2:
ANALOG INPUT MODEL
TACQ
TC
TACQ
=
Amplifier Settling Time + Hold Capacitor Charging Time + Temperature Coefficient
TAMP + TC + TCOFF
2
s + TC + [(Temperature – 25°C)(0.05 s/°C)]
CHOLD (RIC + RSS + RS) In(1/2047)
- 120 pF (1 k
+ 7 k + 10 k) In(0.0004885)
16.47
s
2
s + 16.47 s + [(50°C – 25°C)(0.05 s/°C)
19.72
s
Note 1: The reference voltage (VREF) has no effect on the equation since it cancels itself out.
2: The charge holding capacitor (CHOLD) is not discharged after each conversion.
3: The maximum recommended impedance for analog sources is 2.5 k
. This is required to meet the pin
leakage specification.
CPIN
VA
RS
ANx
5 pF
VDD
VT = 0.6V
ILEAKAGE
RIC
≤ 1K
Sampling
Switch
SS RSS
CHOLD
= DAC Capacitance
VSS
6V
Sampling Switch
5V
4V
3V
2V
567 8 9 10 11
(k
)
VDD
= 120 pF
± 500 nA
Legend: CPIN
VT
ILEAKAGE
RIC
SS
CHOLD
= input capacitance
= threshold voltage
= leakage current at the pin due to
= interconnect resistance
= sampling switch
= sample/hold capacitance (from DAC)
various junctions
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