參數(shù)資料
型號： PIC16LF724-E/P
廠商： Microchip Technology
文件頁數(shù)： 45/274頁
文件大小： 0K
描述： IC PIC MCU FLASH 7KB 40-PDIP
產(chǎn)品培訓(xùn)模塊： XLP Deep Sleep Mode
8-bit PIC® Microcontroller Portfolio
標(biāo)準(zhǔn)包裝： 10
系列： PIC® XLP™ 16F
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲(chǔ)器容量： 7KB（4K x 14）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 192 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 14x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
產(chǎn)品目錄頁面： 640 (CN2011-ZH PDF)
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2009 Microchip Technology Inc.
DS41341E-page 139
PIC16F72X/PIC16LF72X
15.2
Compare Mode
In Compare mode, the 16-bit CCPRx register value is
constantly compared against the TMR1 register pair
value. When a match occurs, the CCPx module may:
Toggle the CCPx output
Set the CCPx output
Clear the CCPx output
Generate a Special Event Trigger
Generate a Software Interrupt
The action on the pin is based on the value of the
CCPxM<3:0> control bits of the CCPxCON register.
All Compare modes can generate an interrupt.
FIGURE 15-2:
COMPARE MODE
OPERATION BLOCK
DIAGRAM
15.2.1
CCPx PIN CONFIGURATION
The user must configure the CCPx pin as an output by
clearing the associated TRIS bit.
Either RC1 or RB3 can be selected as the CCP2 pin.
more information.
15.2.2
TIMER1 MODE SELECTION
In Compare mode, Timer1 must be running in either
Timer mode or Synchronized Counter mode. The
compare operation may not work in Asynchronous
Counter mode.
15.2.3
SOFTWARE INTERRUPT MODE
When
Software
Interrupt
mode
is
chosen
(CCPxM<3:0> = 1010), the CCPxIF bit in the PIRx
register is set and the CCPx module does not assert
control of the CCPx pin (refer to the CCPxCON
register).
15.2.4
SPECIAL EVENT TRIGGER
When
Special
Event
Trigger
mode
is
chosen
(CCPxM<3:0> = 1011), the CCPx module does the
following:
Resets Timer1
Starts an ADC conversion if ADC is enabled
(CCP2 only)
The CCPx module does not assert control of the CCPx
pin in this mode (refer to the CCPxCON register).
The Special Event Trigger output of the CCP occurs
immediately upon a match between the TMR1H,
TMR1L register pair and the CCPRxH, CCPRxL
register pair. The TMR1H, TMR1L register pair is not
reset until the next rising edge of the Timer1 clock. This
allows
the
CCPRxH,
CCPRxL
register
pair
to
effectively provide a 16-bit programmable period
register for Timer1.
15.2.5
COMPARE DURING SLEEP
The Compare Mode is dependent upon the system
clock (FOSC) for proper operation. Since FOSC is shut
down during Sleep mode, the Compare mode will not
function properly during Sleep.
Note:
Clearing the CCPxCON register will force
the CCPx compare output latch to the
default low level. This is not the PORT I/O
data latch.
CCPRxH CCPRxL
TMR1H
TMR1L
Comparator
QS
R
Output
Logic
Special Event Trigger
Set CCPxIF Interrupt Flag
(PIRx)
Match
TRIS
CCPxCON<3:0>
Mode Select
Output Enable
Special Event Trigger will:
Clear TMR1H and TMR1L registers.
NOT set interrupt flag bit TMR1IF of the PIR1 register.
Set the GO/DONE bit to start the ADC conversion
(CCP2 only).
CCPx
4
Note:
Clocking Timer1 from the system clock
(FOSC) should not be used in Compare
mode. For the Compare operation of the
TMR1 register to the CCPRx register to
occur, Timer1 must be clocked from the
Instruction Clock (FOSC/4) or from an
external clock source.
Note 1: The Special Event Trigger from the CCP
module does not set interrupt flag bit
TMR1IF of the PIR1 register.
2: Removing
the
match
condition
by
changing the contents of the CCPRxH
and CCPRxL register pair, between the
clock edge that generates the Special
Event Trigger and the clock edge that
generates the Timer1 Reset, will preclude
the Reset from occurring.
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