參數(shù)資料
型號(hào)： PIC16LC72T-04/SS
廠商： Microchip Technology
文件頁數(shù)： 103/111頁
文件大?。?/td> 0K
描述： IC MCU OTP 2KX14 A/D PWM 28SSOP
標(biāo)準(zhǔn)包裝： 2,100
系列： PIC® 16C
核心處理器： PIC
芯體尺寸： 8-位
速度： 4MHz
連通性： I²C，SPI
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 22
程序存儲(chǔ)器容量： 3.5KB（2K x 14）
程序存儲(chǔ)器類型： OTP
RAM 容量： 128 x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 5x8b
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
包裝： 帶卷 (TR)
PIC16C72 Series
1998 Microchip Technology Inc.
Preliminary
DS39016A-page 91
TABLE 13-8
SPI SLAVE MODE REQUIREMENTS (CKE=0) - PIC16C72
TABLE 13-9
SPI MODE REQUIREMENTS - PIC16CR72
Param
No.
Sym
Characteristic
Min
Typ
Max
Units
Conditions
70
TssL2scH,
TssL2scL
SS
↓ to SCK↓ or SCK↑ input
TCY
—
ns
71
TscH
SCK input high time (slave mode)
TCY + 20
—
ns
72
TscL
SCK input low time (slave mode)
TCY + 20
—
ns
73
TdiV2scH,
TdiV2scL
Setup time of SDI data input to SCK edge
50
—
ns
74
TscH2diL,
TscL2diL
Hold time of SDI data input to SCK edge
50
—
ns
75
TdoR
SDO data output rise time
—
10
25
ns
76
TdoF
SDO data output fall time
—
10
25
ns
77
TssH2doZ
SS
↑ to SDO output hi-impedance
10
—
50
ns
78
TscR
SCK output rise time (master mode)
—
10
25
ns
79
TscF
SCK output fall time (master mode)
—
10
25
ns
80
TscH2doV,
TscL2doV
SDO data output valid after SCK edge
—
50
ns
Data in "Typ" column is at 5V, 25C unless otherwise stated. These parameters are for design guidance only and are not
tested.
Parameter
No.
Sym
Characteristic
Min
Typ
Max
Units
Conditions
70*
TssL2scH,
TssL2scL
SS
↓ to SCK↓ or SCK↑ input
TCY
—
ns
71*
TscH
SCK input high time (slave mode)
TCY + 20
—
ns
72*
TscL
SCK input low time (slave mode)
TCY + 20
—
ns
73*
TdiV2scH,
TdiV2scL
Setup time of SDI data input to SCK
edge
100
—
ns
74*
TscH2diL,
TscL2diL
Hold time of SDI data input to SCK
edge
100
—
ns
75*
TdoR
SDO data output rise time
—
10
25
ns
76*
TdoF
SDO data output fall time
—
10
25
ns
77*
TssH2doZ
SS
↑ to SDO output hi-impedance
10
—
50
ns
78*
TscR
SCK output rise time (master mode)
—
10
25
ns
79*
TscF
SCK output fall time (master mode)
—
10
25
ns
80*
TscH2doV,
TscL2doV
SDO data output valid after SCK
edge
—
50
ns
81*
TdoV2scH,
TdoV2scL
SDO data output setup to SCK
edge
TCY
—
ns
82*
TssL2doV
SDO data output valid after SS
↓
edge
—
50
ns
83*
TscH2ssH,
TscL2ssH
SS
↑ after SCK edge
1.5TCY + 40
—
ns
*
These parameters are characterized but not tested.
Data in "Typ" column is at 5V, 25C unless otherwise stated. These parameters are for design guidance only and are not
tested.
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PDF描述
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