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參數(shù)資料
| 型號： | PIC16LC717-I/P |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 202/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU OTP 2KX14 A/D PWM 18DIP |
| 產(chǎn)品培訓模塊： | Asynchronous Stimulus |
| 標準包裝： | 25 |
| 系列： | PIC® 16C |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | I²C，SPI |
| 外圍設(shè)備： | 欠壓檢測/復位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 15 |
| 程序存儲器容量： | 3.5KB（2K x 14） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 6x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 18-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 其它名稱： | PIC16LC717I/P |
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PIC16C717/770/771
DS41120B-page 80
Advance Information
2002 Microchip Technology Inc.
9.2.2.4
SLAVE TRANSMISSION
When the R/W bit of the incoming address byte is set
and an address match occurs, the R/W bit of the SSP-
STAT register is set. The received address is loaded
into the SSPBUF register on the falling edge of the
eighth SCL pulse. The ACK pulse will be sent on the
ninth bit, and the SCL pin is held low. The slave module
automatically stretches the clock by holding the SCL
line low so that the master will be unable to assert
another clock pulse until the slave is finished preparing
the transmit data. The transmit data must be loaded
into the SSPBUF register, which also loads the SSPSR
register. The CKP bit (SSPCON<4>) must then be set
to release the SCL pin from the forced low condition.
The eight data bits are shifted out on the falling edges
of the SCL input. This ensures that the SDA signal is
valid during the SCL high time (Figure 9-10).
The ACK or NACK signal from the master-receiver is
latched on the rising edge of the ninth SCL input pulse.
The master-receiver terminates slave transmission by
sending a NACK. If the SDA line is high (NACK), then
the data transfer is complete. When the NACK is
latched by the slave, the slave logic is RESET which
also resets the R/W bit to ’0’. The slave module then
monitors for another occurrence of the START bit. The
slave firmware knows not to load another byte into the
SSPBUF register by sensing that the buffer is empty
(BF = 0) and the R/W bit has gone low. If the SDA line
is low (ACK), the R/W bit remains high indicating that
the next transmit data must be loaded into the SSPBUF
register.
An MSSP interrupt (SSPIF flag) is generated for each
data transfer byte on the falling edge of the ninth clock
pulse. The SSPIF flag bit must be cleared in software.
The SSPSTAT register is used to determine the status
of the byte transfer.
For more information about the I2C Slave mode, refer
to Application Note AN734, “Using the PICmicro SSP
for Slave I2C Communication”.
FIGURE 9-10:
I2C SLAVE MODE WAVEFORMS FOR TRANSMISSION (7-BIT ADDRESS)
SDA
SCL
SSPIF
BF (SSPSTAT<0>)
CKP (SSPCON<4>)
A7
A6
A5
A4
A3
A2
A1
ACK
D7
D6
D5
D4
D3
D2
D1
D0
NACK
Transmitting Data
R/W = 1
Receiving Address
1
2
3
4
567
89
1
2
3
4
5
6
7
8
9
P
cleared in software
SSPBUF is written in software
From SSP interrupt
service routine
Set bit after writing to SSPBUF
S
Data in
sampled
SCL held low
until SSPBUF
is written
(the SSPBUF must be written-to
before the CKP bit can be set)
R/W
← 0
Master terminates transmission
by responding with NACK
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