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參數(shù)資料
| 型號： | PIC16F628A-I/P |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 169/180頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU FLASH 2KX14 EEPROM 18DIP |
| 產(chǎn)品培訓(xùn)模塊： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 標(biāo)準(zhǔn)包裝： | 25 |
| 系列： | PIC® 16F |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器容量： | 3.5KB（2K x 14） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 128 x 8 |
| RAM 容量： | 224 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 18-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 638 (CN2011-ZH PDF) |
| 配用： | I3DBF648-ND - BOARD DAUGHTER ICEPIC3 AC162053-ND - HEADER INTERFACE ICD,ICD2 18DIP ACICE0202-ND - ADAPTER MPLABICE 18P 300 MIL AC164010-ND - MODULE SKT PROMATEII DIP/SOIC |
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2009 Microchip Technology Inc.
DS40044G-page 89
PIC16F627A/628A/648A
FIGURE 12-10:
SYNCHRONOUS RECEPTION (MASTER MODE, SREN)
12.5
USART Synchronous Slave Mode
Synchronous Slave mode differs from the Master mode
in the fact that the shift clock is supplied externally at
the RB2/TX/CK pin (instead of being supplied internally
in Master mode). This allows the device to transfer or
receive data while in Sleep mode. Slave mode is
entered by clearing bit CSRC (TXSTA<7>).
12.5.1
USART SYNCHRONOUS SLAVE
TRANSMIT
The operation of the Synchronous Master and Slave
modes are identical except in the case of the Sleep
mode.
If two words are written to the TXREG and then the
SLEEP
instruction is executed, the following will occur:
a)
The first word will immediately transfer to the
TSR register and transmit.
b)
The second word will remain in TXREG register.
c)
Flag bit TXIF will not be set.
d)
When the first word has been shifted out of TSR,
the TXREG register will transfer the second
word to the TSR and flag bit TXIF will now be
set.
e)
If enable bit TXIE is set, the interrupt will wake
the chip from Sleep and if the global interrupt is
enabled, the program will branch to the interrupt
vector (0004h).
Follow these steps when setting up a Synchronous
Slave Transmission:
1.
TRISB<1> and TRISB<2> should both be set to
‘1’ to configure the RB1/RX/DT and RB2/TX/CK
pins as inputs. Output drive, when required, is
controlled by the peripheral circuitry.
2.
Enable the synchronous slave serial port by
setting bits SYNC and SPEN and clearing bit
CSRC.
3.
Clear bits CREN and SREN.
4.
If interrupts are desired, then set enable bit
TXIE.
5.
If 9-bit transmission is desired, then set bit TX9.
6.
Enable the transmission by setting enable bit
TXEN.
7.
If 9-bit transmission is selected, the ninth bit
should be loaded in bit TX9D.
8.
Start transmission by loading data to the TXREG
register.
CREN bit
RB1/RX/DT pin
RB2/TX/CK pin
WRITE to
Bit SREN
SREN bit
RCIF bit
(Interrupt)
Read
RXREG
Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4
Q2
Q1Q2Q3Q4Q1Q2Q3Q4 Q1Q2Q3Q4Q1Q2Q3 Q4Q1Q2Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4
‘0’
bit 0
bit 1
bit 2
bit 3
bit 4
bit 5
bit 6
bit 7
‘0’
Q1Q2Q3Q4
Note:
Timing diagram demonstrates Sync Master mode with bit SREN = 1 and bit BRG = 0.
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