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參數(shù)資料
| 型號： | PIC16C433/JW |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 121/126頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 2KX14 LIN TXRX 18CDIP |
| 標準包裝： | 25 |
| 系列： | PIC® 16C |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 10MHz |
| 連通性： | LIN（本地互連網(wǎng)絡） |
| 外圍設備： | POR，WDT |
| 輸入/輸出數(shù)： | 5 |
| 程序存儲器容量： | 3.5KB（2K x 14） |
| 程序存儲器類型： | EPROM，UV |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉換器： | A/D 4x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 18-CDIP（0.300"，7.62mm）窗口 |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 636 (CN2011-ZH PDF) |
| 配用： | DVA16XP185-ND - ADAPTER DEVICE ICE 18DIP/SOIC |
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94
4378C–AVR–09/08
AT90PWM1
14.8.5
Output Compare Register B – OCR0B
The Output Compare Register B contains an 8-bit value that is continuously compared with the
counter value (TCNT0). A match can be used to generate an Output Compare interrupt, or to
generate a waveform output on the OC0B pin.
14.8.6
Timer/Counter Interrupt Mask Register – TIMSK0
Bits 7..3 – Res: Reserved Bits
These bits are reserved bits in the AT90PWM1 and will always read as zero.
Bit 2 – OCIE0B: Timer/Counter Output Compare Match B Interrupt Enable
When the OCIE0B bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Counter occurs, i.e., when the OCF0B bit is set in the Timer/Counter
Interrupt Flag Register – TIFR0.
Bit 1 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable
When the OCIE0A bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Counter0 occurs, i.e., when the OCF0A bit is set in the
Timer/Counter 0 Interrupt Flag Register – TIFR0.
Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an
overflow in Timer/Counter0 occurs, i.e., when the TOV0 bit is set in the Timer/Counter 0 Inter-
rupt Flag Register – TIFR0.
14.8.7
Timer/Counter 0 Interrupt Flag Register – TIFR0
Bits 7..3 – Res: Reserved Bits
These bits are reserved bits in the AT90PWM1 and will always read as zero.
Bit 2 – OCF0B: Timer/Counter 0 Output Compare B Match Flag
The OCF0B bit is set when a Compare Match occurs between the Timer/Counter and the data in
OCR0B – Output Compare Register0 B. OCF0B is cleared by hardware when executing the cor-
responding interrupt handling vector. Alternatively, OCF0B is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIE0B (Timer/Counter Compare B Match Interrupt Enable),
and OCF0B are set, the Timer/Counter Compare Match Interrupt is executed.
Bit 1 – OCF0A: Timer/Counter 0 Output Compare A Match Flag
Bit
7
65
43
21
0
OCR0B[7:0]
OCR0B
Read/Write
R/W
Initial Value0
00
0
Bit
765
4
3
2
1
0
–
OCIE0B
OCIE0A
TOIE0
TIMSK0
Read/Write
R
R/W
Initial Value
0
Bit
7
65
43
21
0
––
–
OCF0B
OCF0A
TOV0
TIFR0
Read/Write
R
R/W
Initial Value0
00
0
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PDF描述 |
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參數(shù)描述 |
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