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參數(shù)資料
| 型號： | PIC12C508A-04/P |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 102/113頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU OTP 512X12 8DIP |
| 產(chǎn)品培訓(xùn)模塊： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | PIC® 12C |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 4MHz |
| 外圍設(shè)備： | POR，WDT |
| 輸入/輸出數(shù)： | 5 |
| 程序存儲器容量： | 768B（512 x 12） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 25 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 8-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 配用： | ISPICR1-ND - ADAPTER IN-CIRCUIT PROGRAMMING DVMCPA-ND - KIT DVR BOARD EVAL SYSTEM MXDEV1 DVA12XP080-ND - ADAPTER DEVICE FOR MPLAB-ICE AC124001-ND - MODULE SKT PROMATEII 8DIP/SOIC |
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1999 Microchip Technology Inc.
DS40139E-page 89
PIC12C5XX
FIGURE 13-4: RESET, WATCHDOG TIMER, AND DEVICE RESET TIMER TIMING -
PIC12C508A, PIC12C509A, PIC12CE518, PIC12CE519, PIC12LC508A,
PIC12LC509A, PIC12LCR509A, PIC12LCE518 and PIC12LCE519
TABLE 13-5:
RESET, WATCHDOG TIMER, AND DEVICE RESET TIMER - PIC12C508A,
PIC12C509A, PIC12CE518, PIC12CE519, PIC12LC508A, PIC12LC509A,
PIC12LCR509A, PIC12LCE518 and PIC12LCE519
AC Characteristics Standard Operating Conditions (unless otherwise specified)
Operating Temperature
0
°C ≤ TA ≤ +70°C (commercial)
–40
°C ≤ TA ≤ +85°C (industrial)
–40
°C ≤ TA ≤ +125°C (extended)
Parameter
No.
Sym
Characteristic
Min
Typ(1)
Max
Units
Conditions
30
TmcL
MCLR Pulse Width (low)
2000*
—
ns
VDD = 5 V
31
Twdt
Watchdog Timer Time-out Period
(No Prescaler)
9*
18*
30*
ms
VDD = 5 V (Commercial)
32
TDRT
Device Reset Timer Period(2)
9*
18*
30*
ms
VDD = 5 V (Commercial)
34
TioZ
I/O Hi-impedance from MCLR Low
—
2000*
ns
* These parameters are characterized but not tested.
Note 1: Data in the Typical (“Typ”) column is at 5V, 25
°C unless otherwise stated. These parameters are for design
guidance only and are not tested.
Note 2: See Table 13-6.
VDD
MCLR
Internal
POR
DRT
Timeout
Internal
RESET
Watchdog
Timer
RESET
32
31
34
I/O pin
32
34
(Note 1)
Note 1: I/O pins must be taken out of hi-impedance mode by enabling the output drivers in software.
30
(Note 2)
2: Runs in MCLR or WDT reset only in XT and LP modes.
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