參數(shù)資料
型號(hào)： PEF82912F
英文描述： ?2B1Q Second Generation Modular ISDN NT (Intelligent)?
中文描述： ？2B1Q第二代模塊化綜合業(yè)務(wù)數(shù)字網(wǎng)新臺(tái)幣（智能）？
文件頁(yè)數(shù)： 11/205頁(yè)
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代理商： PEF82912F
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PEF 82902
List of Figures
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Data Sheet
2001-11-09
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Figure 71
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Figure 74
Figure 75
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Figure 77
Figure 78
Figure 79
State Machine LT-S Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Interrupt Structure S-Transceiver. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Activation Initiated by Exchange . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Activation Initiated by TE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Activation Initiated by NT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Complete Deactivation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Loop 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Test Loopbacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
External Loop at the S/T-Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Complete Loopback Options in NT-Mode . . . . . . . . . . . . . . . . . . . . . 106
Loopbacks Featured by Register LOOP . . . . . . . . . . . . . . . . . . . . . . 107
Power Supply Blocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
External Circuitry U-Transceiver with External Hybrid. . . . . . . . . . . . 109
External Circuitry S-Interface Transmitter . . . . . . . . . . . . . . . . . . . . . 112
External Circuitry S-Interface Receiver . . . . . . . . . . . . . . . . . . . . . . . 112
Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Address Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
T-SMINTI Interrupt Status Registers. . . . . . . . . . . . . . . . . . . . . . . . . 115
Maximum Sinusoidal Ripple on Supply Voltage . . . . . . . . . . . . . . . 164
Input/Output Waveform for AC Tests. . . . . . . . . . . . . . . . . . . . . . . . . 165
IOM-2 Interface - Bit Synchronization Timing . . . . . . . . . . . . . . . . . 166
IOM
-2 Interface - Frame Synchronization Timing . . . . . . . . . . . . . . 166
Serial Control Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
Microprocessor Read Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Microprocessor Write Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Multiplexed Address Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Non-Multiplexed Address Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Microprocessor Read Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Microprocessor Write Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Non-Multiplexed Address Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
Reset Input Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Undervoltage Control Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
NTC-Q Compatible State Machine Q-SMINTI: 2B1Q . . . . . . . . . . . . 181
Simplified State Machine Q-SMINTI: 2B1Q . . . . . . . . . . . . . . . . . . . 182
IEC-T/NTC-T Compatible State Machine T-SMINTI: 4B3T. . . . . . . . 183
Interrupt Structure U-Transceiver Q-SMINTI: 2B1Q . . . . . . . . . . . . . 185
Interrupt Structure U-Transceiver T-SMINTI: 4B3T. . . . . . . . . . . . . . 186
External Circuitry Q- and T-SMINTI . . . . . . . . . . . . . . . . . . . . . . . . . 190
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PDF描述
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