參數(shù)資料
型號(hào)： PEB2256E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 280/490頁
文件大?。?/td> 5893K
代理商： PEB2256E
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FALC56 V1.2
PEB 2256
E1 Registers
Data Sheet
280
2002-08-27
Flexible Clock Mode Settings
If flexible master clock mode is used (VFREQ_EN = 1), the according register settings
can be calculated as follows (a windows-based program for automatic calculation is
available, see
Chapter 13.3
on
page 481
). For some of the standard frequencies see
the table below.
1. PLL_M and PLL_N must fulfill the equations:
a. 1.5 MHz
≤
f
MCLK
/ (PLL_M+1)
≤
2.048 MHz
b. If (a.) is not possible, set MCLK_LOW and fulfill
1.02 MHz
≤
f
MCLK
/ (PLL_M+1)
≤
1.5 MHz
c. 65 MHz
≤
f
MCLK
×
(2
×
PLL_N+2) / (PLL_M+1)
≤
69.7 MHz
(as high as possible within this range)
2. Selection of dividing mode to best fulfill:
f
outE1
= ( f
MCLK
×
(2
×
PLL_N+2) / (PLL_M+1) ) / DIV_E1 (target E1: 16.384 MHz)
f
outT1
= ( f
MCLK
×
(2
×
PLL_N+2) / (PLL_M+1) ) / DIV_T1 (target T1: 12.352 MHz)
Though the target frequency might not be met directly, the dividing mode has to be
selected to reach a frequency, which is as near as possible to the target frequency.
3. Calculation of correction value
(frequency mismatch correction)
PHD_E1 = 6
×
4096
×
[DIV_E1 - (2
×
PLL_N+2)/(PLL_M+1)
×
(f
MCLK
/16.384 MHz)]
PHD_T1 = 6
×
4096
×
[DIV_T1 - (2
×
PLL_N+2)/(PLL_M+1)
×
(f
MCLK
/12.352 MHz)]
The result of these equations will be in the range of -2048 to +2047. Negative values are
represented in 2s-complement format (e.g. -2000
D
= 830
H
; +2000
D
= 7D0
H
).
Table 60
f
MCLK
[MHz]
1.544
2.048
8.192
10.000
12.352
Clock Mode Register Settings for E1 or T1/J1
GCM1
GCM2
F0
H
51
H
00
H
58
H
00
H
58
H
90
H
51
H
F0
H
51
H
GCM3
00
H
D2
H
D2
H
81
H
00
H
GCM4
80
H
C2
H
C2
H
8F
H
80
H
GCM5
00
H
00
H
03
H
04
H
07
H
GCM6
15
H
10
H
10
H
10
H
15
H
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