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參數(shù)資料
| 型號： | PEB2255 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 66/374頁 |
| 文件大?。?/td> | 5064K |
| 代理商： | PEB2255 |
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
66
2000-07
4.1.12
Receive Signaling Controller (E1)
The signaling controller can be programmed to operate in various signaling modes. The
FALC
-LH performs the following signaling and data link methods:
4.1.12.1
HDLC or LAPD access
In case of common channel signaling the signaling procedure HDLC/SDLC or LAPD
according to
Q
.
9
21 is supported. The signaling controller of the FALC
-LH performs the
FLAG detection, CRC checking, address comparison and zero bit-removing. The
received data flow and the address recognition features can be performed in very flexible
way, to satisfy almost any practical requirements. Depending on the selected address
mode, the FALC
-LH performs a 1 or 2 byte address recognition. If a 2-byte address field
is selected, the high address byte is compared with the fixed value FEH or FCH (group
address) as well as with two individually programmable values in RAH1 and RAH2
registers. According to the ISDN LAPD protocol, bit 1 of the high byte address is
interpreted as command/response bit (C/R) and is excluded from the address
comparison. Buffering of receive data is done in a 6
4
byte deep RFIFO.
In signaling controller transparent mode, fully transparent data reception without HDLC
framing is performed, i.e. without FLAG recognition, CRC checking or bit-stuffing. This
allows user specific protocol variations.
The FALC
-LH offers the flexibility to extract data during certain time slots. Any
combination of time slots may be programmed independently for the receive and
transmit direction.
4.1.12.2
The FALC
-LH supports the S
a
bit signaling of time slot 0 of every other frame as follows:
the access via register RSW
the access via registers RSA
4
-
8
, capable of storing the information for a complete
multiframe
the access via the 6
4
byte deep receive FIFO of the signaling controller. This S
a
bit
access gives the opportunity to receive a transparent bit stream as well as HDLC
frames where the signaling controller automatically processes the HDLC protocol.
Any combination of S
a
bits which should be extracted and stored in the RFIFO may
be selected by
X
C0.SA
8
E-SA
4
E. The access to the RFIFO is supported by
ISR0.RME/RPF.
S
a
bit Access (E1)
4.1.12.3
The signaling information is carried in time slot 16 (TS16). The signaling controller
samples the bit stream on the receive system side (selected by setting LOOP.SPN
=
1,
LIM3.ES
Y=
1).
Channel Associated Signaling CAS (E1, serial mode)
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