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參數(shù)資料
| 型號(hào)： | PALCE20V8H-7PC/5 |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | EE CMOS 24-Pin Universal Programmable Array Logic |
| 中文描述： | EE PLD, 7.5 ns, PDIP24 |
| 封裝： | 0.300 INCH, SKINNY, PLASTIC, DIP-24 |
| 文件頁(yè)數(shù)： | 17/25頁(yè) |
| 文件大?。?/td> | 479K |
| 代理商： | PALCE20V8H-7PC/5 |
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24
PALCE20V8 Family
USE
GAL
DEVICES
FOR
NEW
DESIGNS
CONNECTION DIAGRAMS
Top View
PIN DESIGNATIONS
1
2
3
4
5
6
7
8
9
10
11
12
CLK/I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
GND
VCC
I13
I/O7
I/O6
I/O5
I/O4
I/O3
I/O2
I/O1
I/O0
I12
OE/I11
24
23
22
21
20
19
18
17
16
15
14
13
Note:
Pin 1 is marked for orientation.
SKINNYDIP
PLCC
OE
/I
11
16491E-16
16491E-17
4
5
6
7
8
9
10
11
3
2
1
28 27 26
25
24
23
22
21
20
19
12 13 14 15 16 17 18
I3
I4
I5
NC
I6
I7
I8
I/O6
I/O5
I/O4
GND/NC *
I/O3
I/O2
I/O1
I 9
I 10
GND
NC
I 12
I/O
0
I 2
I 1
CLK/I
0
NC
V
CC
I 13
I/O
7
CLK
= Clock
GND = Ground
I
= Input
I/O
= Input/Output
NC
= No Connect
OE
= Output Enable
VCC
= Supply Voltage
相關(guān)PDF資料 |
PDF描述 |
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