參數(shù)資料
型號： OR2T40A6BC432-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 900 CLBS, 43200 GATES, PBGA432
封裝： EBGA-432
文件頁數(shù)： 145/196頁
文件大?。?/td> 3475K
代理商： OR2T40A6BC432-DB
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52
Lattice Semiconductor
Data Sheet
ORCA Series 2 FPGAs
January 2003
FPGA Conguration Modes (continued)
Slave Serial Mode
The slave serial mode is primarily used when multiple
FPGAs are congured in a daisy chain. The serial slave
serial mode is also used on the FPGA evaluation board
which interfaces to the download cable. A device in the
slave serial mode can be used as the lead device in a
daisy chain. Figure 44 shows the connections for the
slave serial conguration mode.
The conguration data is provided into the FPGA’s DIN
input synchronous with the conguration clock CCLK
input. After the FPGA has loaded its conguration data,
it retransmits the incoming conguration data on
DOUT. CCLK is routed into all slave serial mode
devices in parallel.
Multiple slave FPGAs can be loaded with identical con-
gurations simultaneously. This is done by loading the
conguration data into the DIN inputs in parallel.
5-4485(F)
Figure 44. Slave Serial Conguration Schematic
Slave Parallel Mode
The slave parallel mode is essentially the same as the
slave serial mode except that 8 bits of data are input on
pins D[7:0] for each CCLK cycle. Due to 8 bits of data
being input per CCLK cycle, the DOUT pin does not
contain a valid bit stream for slave parallel mode. As a
result, the lead device cannot be used in the slave
parallel mode in a daisy-chain conguration.
Figure 45 is a schematic of the connections for the
slave parallel conguration mode. WR and CS0 are
active-low chip select signals, and CS1 is an active-
high chip select signal. These chip selects allow the
user to congure multiple FPGAs in slave parallel
mode using an 8-bit data bus common to all of the
FPGAs. These chip selects can then be used to select
the FPGA(s) to be congured with a given bit stream,
but once an FPGA has been selected, it cannot be
deselected until it has been completely programmed.
5-4487(F)
Figure 45. Slave Parallel Conguration Schematic
MICRO-
PROCESSOR
OR
DOWNLOAD
CABLE
M2
M1
M0
HDC
SERIES
FPGA
LDC
VDD
CCLK
PRGM
DOUT
TO DAISY-
CHAINED
DEVICES
DONE
DIN
INIT
ORCA
MICRO-
PROCESSOR
OR
SYSTEM
D[7:0]
DONE
CCLK
CS1
M2
M1
M0
HDC
LDC
8
VDD
INIT
PRGM
CS0
WR
SERIES
FPGA
ORCA
相關PDF資料
PDF描述
OR2T40A6BC432I-DB FPGA, 900 CLBS, 43200 GATES, PBGA432
OR2T40A7BC432-DB FPGA, 900 CLBS, 43200 GATES, PBGA432
OR2C08A-2B256 FPGA, 196 CLBS, 7000 GATES, PBGA256
OR2C08A-3B256 FPGA, 196 CLBS, 7000 GATES, PBGA256
OR2C08A-4B256 FPGA, 196 CLBS, 7000 GATES, PBGA256
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參數(shù)描述
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