- 您現(xiàn)在的位置：買賣IC網 > PDF目錄19354 > MSC8113TVT3600V (Freescale Semiconductor)DSP TRI-CORE 431-FCPBGA PDF資料下載
參數(shù)資料
| 型號： | MSC8113TVT3600V |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 13/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | DSP TRI-CORE 431-FCPBGA |
| 標準包裝： | 60 |
| 系列： | StarCore |
| 類型： | SC140 內核 |
| 接口： | 以太網，I²C，TDM，UART |
| 時鐘速率： | 300MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 1.436MB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 431-BFBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 431-FCPBGA（20x20） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁當前第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Electrical Characteristics
Freescale Semiconductor
20
2.5.4.2
Reset Configuration
The MSC8113 has two mechanisms for writing the reset configuration:
Through the direct slave interface (DSI)
Through the system bus. When the reset configuration is written through the system bus, the MSC8113 acts as a
configuration master or a configuration slave. If configuration slave is selected, but no special configuration word is
written, a default configuration word is applied.
Fourteen signal levels (see Chapter 1 for signal description details) are sampled on PORESET deassertion to define the Reset
Configuration Mode and boot and operating conditions:
RSTCONF
CNFGS
DSISYNC
DSI64
CHIP_ID[0–3]
BM[0–2]
SWTE
MODCK[1–2]
2.5.4.3
Reset Timing Tables
Table 12 and Figure 9 describe the reset timing for a reset configuration write through the direct slave interface (DSI) or
through the system bus.
Table 12. Timing for a Reset Configuration Write through the DSI or System Bus
No.
Characteristics
Expression
Min
Max
Unit
1
Required external PORESET duration minimum
CLKIN = 20 MHz
CLKIN = 100 MHz (300 MHz core)
CLKIN = 133 MHz (400 MHz core)
16/CLKIN
800
160
120
—
ns
2
Delay from deassertion of external PORESET to deassertion of internal
PORESET
CLKIN = 20 MHz to 133 MHz
1024/CLKIN
6.17
51.2
s
3
Delay from de-assertion of internal PORESET to SPLL lock
CLKIN = 20 MHz (RDF = 1)
CLKIN = 100 MHz (RDF = 1) (300 MHz core)
CLKIN = 133 MHz (RDF = 2) (400 MHz core)
6400/(CLKIN/RDF)
(PLL reference
clock-division factor)
320
64
96
320
64
96
s
5
Delay from SPLL to HRESET deassertion
REFCLK = 40 MHz to 133 MHz
512/REFCLK
3.08
12.8
s
6
Delay from SPLL lock to SRESET deassertion
REFCLK = 40 MHz to 133 MHz
515/REFCLK
3.10
12.88
s
7
Setup time from assertion of
RSTCONF, CNFGS, DSISYNC, DSI64,
CHIP_ID[0–3], BM[0–2], SWTE, and MODCK[1–2] before deassertion of
PORESET
3—
ns
8
Hold time from deassertion of PORESET to deassertion of
RSTCONF,
CNFGS, DSISYNC, DSI64, CHIP_ID[0–3], BM[0–2], SWTE, and
MODCK[1–2]
5—
ns
Note:
Timings are not tested, but are guaranteed by design.
相關PDF資料 |
PDF描述 |
|---|---|
| HWS600-5 | PWR SUP IND 5V 120A SNG OUTPUT |
| HSC43DREF | CONN EDGECARD 86POS .100 EYELET |
| HWS600-24 | PWR SUP IND 24V 27A SNG OUTPUT |
| VE-BTN-CV-F2 | CONVERTER MOD DC/DC 18.5V 150W |
| VJ1206Y151KBAAT4X | CAP CER 150PF 50V 10% X7R 1206 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MSC8113TVT3600V | 制造商:Freescale Semiconductor 功能描述:Tri-Core Digital Signal Processor |
| MSC8113TVT4800V | 功能描述:DSP TRI-CORE 431-FCPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:StarCore 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| MSC8113TVT4800V | 制造商:Freescale Semiconductor 功能描述:Tri-Core Digital Signal Processor |
| MSC8113-V1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Tri-Core Digital Signal |
| MSC8120 | 制造商:FOSSE 功能描述:MAINTENANCE ABSORB SOCK |
發(fā)布緊急采購，3分鐘左右您將得到回復。