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參數(shù)資料
| 型號(hào)： | MR80C52XXX-16P883 |
| 廠(chǎng)商： | TEMIC SEMICONDUCTORS |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 文件頁(yè)數(shù)： | 270/290頁(yè) |
| 文件大小： | 4178K |
| 代理商： | MR80C52XXX-16P883 |
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Memory Interface
4-4
Copyright 2000 ARM Limited. All rights reserved.
ARM DDI 0165B
4.3
Instruction interface addressing signals
The address class signals for the instruction memory interface are:
4.3.1
IA[31:1]
IA[31:1] is the 31-bit address bus that specifies the address for the transfer. All
addresses are byte addresses, so a burst of 32-bit instruction fetches results in the
address bus incrementing by four for each cycle.
Note
The ARM9E-S does not produce IA[0] as all instruction accesses are halfword-aligned
(that is, IA[0] = 0).
The address bus provides 4GB of linear addressing space. When a word access is
signaled the memory system must ignore IA[1].
4.3.2
ITBIT
The ITBIT signal encodes the size of the instruction fetch. The ARM9E-S can request
word-sized instructions (when in ARM state) or halfword-sized instructions (when in
Thumb state). This is encoded on ITBIT as shown in Table 4-1.
The size of transfer does not change during a burst of S cycles.
Table 4-1 Transfer widths
ITBIT
Transfer width
1
Halfword
0Word
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