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參數(shù)資料
| 型號： | MR80C52XXX-16:RD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 229/340頁 |
| 文件大?。?/td> | 5680K |
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304
7530J–AVR–03/12
Atmel ATmega48/88/168 Automotive
Notes:
1. In ATmega48/88/168, this parameter is characterized and not 100% tested.
2. Required only for f
SCL > 100 kHz.
3. C
b = capacitance of one bus line in pF.
4. fCK = CPU clock frequency
5. This requirement applies to all ATmega48/88/168 2-wire Serial Interface operation. Other devices connected to the 2-wire
Serial Bus need only obey the general f
SCL requirement.
6. The actual low period generated by the ATmega48/88/168 2-wire Serial Interface is (1/fSCL - 2/fCK), thus fCK must be greater
than 6 MHz for the low time requirement to be strictly met at f
SCL = 100 kHz.
7. The actual low period generated by the ATmega48/88/168 2-wire Serial Interface is (1/fSCL - 2/fCK), thus the low time require-
ment will not be strictly met for fSCL > 308 kHz when fCK = 8 MHz. Still, ATmega48/88/168 devices connected to the bus may
communicate at full speed (400 kHz) with other ATmega48/88/168 devices, as well as any other device with a proper t
LOW
acceptance margin.
Figure 27-1. 2-wire Serial Bus Timing
t
HIGH
High period of the SCL clock
fSCL ≤100 kHz
4.0
–
s
fSCL > 100 kHz
0.6
–
s
t
SU;STA
Set-up time for a repeated START condition
f
SCL ≤100 kHz
4.7
–
s
fSCL > 100 kHz
0.6
–
s
tHD;DAT
Data hold time
f
SCL ≤100 kHz
0
3.45
s
f
SCL > 100 kHz
0
0.9
s
t
SU;DAT
Data setup time
fSCL ≤100 kHz
250
–
ns
f
SCL > 100 kHz
100
–
ns
t
SU;STO
Setup time for STOP condition
f
SCL ≤100 kHz
4.0
–
s
fSCL > 100 kHz
0.6
–
s
tBUF
Bus free time between a STOP and START
condition
f
SCL ≤100 kHz
4.7
–
s
f
SCL > 100 kHz
1.3
–
s
Table 27-1.
2-wire Serial Bus Requirements
Symbol
Parameter
Condition
Min
Max
Units
tSU;STA
tLOW
tHIGH
tLOW
tof
tHD;STA
tHD;DAT
tSU;DAT
tSU;STO
tBUF
SCL
SDA
tr
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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