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參數(shù)資料
| 型號(hào)： | MR80C52TXXX-16SHXXX:R |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁(yè)數(shù)： | 224/336頁(yè) |
| 文件大?。?/td> | 8801K |
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30
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
When this oscillator is selected, start-up times are determined by the SUT Fuses as shown in Table 8-6.
Notes:
1. If the RSTDISBL fuse is programmed, this start-up time will be increased to
14CK + 4.1ms to ensure programming mode can be entered.
2. The device is shipped with this option selected.
8.6
PLL
8.6.1
Internal PLL
The internal PLL in Atmel ATmega16M1/32M1/64M1 generates a clock frequency that is 64× multiplied from nom-
inally 1MHz input. The source of the 1MHz PLL input clock is the output of the internal RC Oscillator which is
divided down to 1MHz. See the Figure 8-3 on page 31.
The PLL is locked on the RC Oscillator and adjusting the RC Oscillator via OSCCAL Register will adjust the fast
peripheral clock at the same time. However, even if the possibly divided RC Oscillator is taken to a higher fre-
quency than 1MHz, the fast peripheral clock frequency saturates at 70MHz (worst case) and remains oscillating at
the maximum frequency. It should be noted that the PLL in this case is not locked any more with the RC Oscillator
clock.
Therefore it is recommended not to take the OSCCAL adjustments to a higher frequency than 1MHz in order to
keep the PLL in the correct operating range. The internal PLL is enabled only when the PLLE bit in the register
PLLCSR is set. The bit PLOCK from the register PLLCSR is set when PLL is locked.
Both internal 1MHz RC Oscillator and PLL are switched off in Power-down and Standby sleep modes.
Table 8-6.
Start-up times for the internal calibrated RC oscillator clock selection.
Power conditions
Start-up time from power-
down and power-save
Additional delay from
reset (VCC = 5.0V)
SUT1..0
BOD enabled
6 CK
14CK (1)
00
Fast rising power
6 CK
14CK + 4.1ms
01
Slowly rising power
6 CK
14CK + 65ms (2)
10
Reserved
11
Table 8-7.
Start-up times when the PLL is selected as system clock.
CKSEL
3..0
SUT1..0
Start-up time from power-down and
power-save
Additional delay from reset
(V
CC = 5.0V)
0011
RC Osc
00
1K CK
14CK
01
1K CK
14CK + 4ms
10
1K CK
14CK + 64ms
11
16K CK
14CK
0101
Ext Osc
00
1K CK
14CK
01
1K CK
14CK + 4ms
10
16K CK
14CK + 4ms
11
16K CK
14CK + 64ms
0001
Ext Clk
00
6 CK (1)
14CK
01
6 CK (1)
14CK + 4ms
10
6 CK (1)
14CK + 64ms
11
Reserved
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