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參數(shù)資料
| 型號(hào)： | MR80C52EXXX-12:R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
| 文件頁(yè)數(shù)： | 264/326頁(yè) |
| 文件大?。?/td> | 3228K |
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42
7734Q–AVR–02/12
AT90PWM81/161
Bit 1 – PLLE: PLL Enable
When the PLLE is set, the PLL is started and if not yet started the internal RC Oscillator is
started as PLL reference clock. If PLL is selected as a system clock source the value for this bit
is always 1.
Bit 0 – PLOCK: PLL Lock Detector
When the PLOCK bit is set, the PLL is locked to the reference clock, and it is safe to enable
CLK
PLL for PSC. The time to lock is specified in Table 5-9 on page 34.
5.5.4
MCUCR - MCU Control Register
Notes:
1. Value is initialized with the fuse CKSEL2.
2. Value is initialized with fuses CKSEL3..0 (1 when CKSEL3..0= 0110, 0 in all other cases).
Bit 2– CKRC81: Frequency Selection of the calibrated 8/1MHz RC Oscillator
Thanks to CKRC81 in MCUCR Sfr, the typical frequency of the calibrated RC oscillator is
changed.
– When the CKRC81 bit is written to zero, the RC oscillator frequency is 8MHz.
– When the CKRC81 bit is written to one, the RC oscillator frequency is 1MHz.
Note:
This bit only can be changed only when the RC oscillator is enabled.
Note:
When the RC oscillator is used as the PLL source, CKRC81 must not be written to 1.
Note:
If the RC oscillator is disabled, this bit is cleared by hardware.
5.5.5
CLKCSR – Clock Control & Status Register
Bit 7 – CLKCCE: Clock Control Change Enable
The CLKCCE bit must be written to logic one to enable change of the CLKCSR bits. The
CLKCCE bit is only updated when the other bits in CLKCSR are simultaneously written to zero.
CLKCCE is cleared by hardware four cycles after it is written or when the CLKCSR bits are
written. Rewriting the CLKCCE bit within this time-out period does neither extend the time-out
period, nor clear the CLKCCE bit.
Bits 6:5 – Res: Reserved Bits
These bits are reserved bits in the AT90PWM81/161 and will always read as zero.
Bits 4 – CLKRDY: Clock Ready Flag
This flag is the output of the ‘Clock Availability’ logic.
This flag is reset once the ‘Request for Clock Availability’ command is entered.
It is set when ‘Clock Availability’ logic confirms that the (selected) clock is running and is stable.
The delay from the request and the flag setting is not fixed, it depends on the clock start-up time,
Bit
7654
3
2
10
–
PUD
RSTDIS
CKRC81
IVSEL
IVCE
MCUCR
Read/Write
RRRR/W
R/W
Initial Value
0000
0/1
00
0
Bit
7
6
5
4
3
2
1
0
CLKCCE
–
CLKRDY
CLKC3
CLKC2
CLKC1
CLKC0
CLKCSR
Read/Write
R/W
R
R/W
Initial Value
0
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