參數(shù)資料
型號: MR80C52CXXX-25/883
廠商: ATMEL CORP
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQCC44
封裝: LCC-44
文件頁數(shù): 299/313頁
文件大?。?/td> 4988K
代理商: MR80C52CXXX-25/883
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86
32000D–04/2011
AVR32
8.3.2.13
ITLB Miss Exception
The ITLB Miss exception is generated when no TLB entry matches the instruction memory
address, or if the Valid bit in a matching entry is 0.
RSR_EX = SR;
RAR_EX = PC;
TLBEAR = FAILING_VIRTUAL_ADDRESS;
TLBEHI[VPN] = FAILING_PAGE_NUMBER;
TLBEHI[I] = 1;
SR[R] = 0;
SR[J] = 0;
SR[M2:M0] = B’110;
SR[EM] = 1;
SR[GM] = 1;
PC = EVBA + 0x50;
8.3.2.14
ITLB Protection Exception
The ITLB Protection exception is generated when the instruction memory access violates the
access rights specified by the protection bits of the addressed virtual page.
RSR_EX = SR;
RAR_EX = PC;
TLBEAR = FAILING_VIRTUAL_ADDRESS;
TLBEHI[VPN] = FAILING_PAGE_NUMBER;
TLBEHI[I] = 1;
SR[R] = 0;
SR[J] = 0;
SR[M2:M0] = B’110;
SR[EM] = 1;
SR[GM] = 1;
PC = EVBA + 0x18;
8.3.2.15
Breakpoint Exception
The Breakpoint exception is issued when a breakpoint instruction is executed, or the OCD
breakpoint input line to the CPU is asserted, and SREG[DM] is cleared.
An external debugger can optionally assume control of the CPU when the Breakpoint Exception
is executed. The debugger can then issue individual instructions to be executed in Debug mode.
Debug mode is exited with the retd instruction. This passes control from the debugger back to
the CPU, resuming normal execution.
RSR_DBG = SR;
RAR_DBG = PC;
SR[R] = 0;
SR[J] = 0;
SR[M2:M0] = B’110;
SR[D] = 1;
SR[DM] = 1;
相關(guān)PDF資料
PDF描述
MD80C52XXX-12MQ 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40
MR80C52TXXX-16P883R 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44
MQ80C52CXXX-16/883D 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44
MQ80C32-30/883D 8-BIT, 30 MHz, MICROCONTROLLER, CQFP44
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