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參數(shù)資料
| 型號： | MR80C32E-12SC |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQCC44 |
| 文件頁數(shù)： | 284/313頁 |
| 文件大小： | 4988K |
| 代理商： | MR80C32E-12SC |
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72
32000D–04/2011
AVR32
*(--SP
SYS)
= PC of first noncompleted instruction;
*(--SP
SYS)
= SR;
SR[R] = 0;
SR[J] = 0;
SR[M2:M0] = B’100;
SR[I2M] = 1;
SR[I1M] = 1;
SR[I0M] = 1;
PC = EVBA + INTERRUPT_VECTOR_OFFSET;
8.3.1.10
INT1 Exception
The INT1 exception is generated when the INT1 input line to the core is asserted. The INT1
exception can be masked by the SR[GM] bit, and the SR[I1M] bit. Hardware automatically sets
the SR[I1M] bit when accepting an INT1 exception, inhibiting new INT1 requests when process-
ing an INT1 request.
The INT1 Exception handler address is calculated by adding EVBA to an interrupt vector offset
specified by an interrupt controller outside the core. The interrupt controller is responsible for
providing the correct offset.
Since the INT1 exception is unrelated to the instruction stream, the instructions in the pipeline
are allowed to complete. After finishing the INT1 exception routine, execution should continue at
the instruction following the last completed instruction in the instruction stream.
*(--SP
SYS)
= R8;
*(--SP
SYS)
= R9;
*(--SP
SYS)
= R10;
*(--SP
SYS)
= R11;
*(--SP
SYS)
= R12;
*(--SP
SYS)
= LR;
*(--SP
SYS)
= PC of first noncompleted instruction;
*(--SP
SYS)
= SR;
SR[R] = 0;
SR[J] = 0;
SR[M2:M0] = B’011;
SR[I1M] = 1;
SR[I0M] = 1;
PC = EVBA + INTERRUPT_VECTOR_OFFSET;
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MD80C32-36SCD | 8-BIT, 36 MHz, MICROCONTROLLER, CDIP40 |
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| MR83C154DCXXX-20/883R | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| MD80C52XXX-30SHXXX | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CDIP40 |
| MR80C32-36SC | 8-BIT, 36 MHz, MICROCONTROLLER, CQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MR80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MR80C86-2/883 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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