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參數(shù)資料
| 型號： | MPC93H52AC |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 3/14頁 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN ZD 1:11 32-LQFP |
| 標準包裝： | 250 |
| 類型： | PLL 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:11 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 240MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 托盤 |
MPC93H52 REVISION 5 FEBRUARY 15, 2013
11
2013 Integrated Device Technology, Inc.
MPC93H52 Data Sheet
3.3 V 1:11 LVCMOS ZERO DELAY CLOCK GENERATOR
Figure 13. Output-to-Output Skew tSK(O)
Figure 14. Propagation Delay (t(), status phase offset)
Test Reference
Figure 15. Output Duty Cycle (DC)
Figure 16. I/O Jitter
Figure 17. Cycle-to-Cycle Jitter
Figure 18. Period Jitter
Figure 19. Output Transition Time Test Reference
tSK(O)
The pin-to-pin skew is defined as the worst case difference in propagation
delay between any similar delay path within a single device
VCC
VCC2
GND
VCC
VCC2
GND
t()
VCC
VCC2
GND
VCC
VCC2
GND
CCLK
FB_IN
tP
The time from the PLL controlled edge to the non controlled edge, divided
by the time between PLL controlled edges, expressed as a percentage
VCC
VCC2
GND
T0
DC = tP/T0 x 100%
TJIT() = |T0-T1mean|
CCLK
FB_IN
The deviation in t0 for a controlled edge with respect to a t0 mean
in a random sample of cycles
The variation in cycle time of a signal between adjacent cycles, over a random
sample of adjacent cycle pairs
TN
TJIT(CC) = |TN-TN+1|
TN+1
The deviation in cycle time of a signal with respect to the ideal period
over a random sample of cycles
TJIT(P) = |TN-1/f0|
T0
tF
tR
VCC=3.3 V
2.4
0.55
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MPC93H52FAR2 | 制造商:Integrated Device Technology Inc 功能描述:ZERO DLY PLL CLOCK GEN SGL 32LQFP - Tape and Reel |
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