參數(shù)資料
型號(hào)： MPC8560VT833JB
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 833 MHz, RISC PROCESSOR, PBGA783
封裝： 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, FCBGA-783
文件頁(yè)數(shù)： 16/104頁(yè)
文件大?。?/td> 1244K
代理商： MPC8560VT833JB
MPC8560 Integrated Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
19
DDR SDRAM
6.2.1
DDR SDRAM Input AC Timing Specifications
Table 15 provides the input AC timing specifications for the DDR SDRAM interface.
Figure 4. DDR SDRAM Interface Input Timing
6.2.2
DDR SDRAM Output AC Timing Specifications
For chip selects MCS1 and MCS2, there will always be at least 200 DDR memory clocks coming out of
self-refresh after an HRESET before a precharge occurs. This will not necessarily be the case for chip
selects MCS0 and MCS3.
6.2.2.1
DLL Enabled Mode
Table 16 and Table 17 provide the output AC timing specifications and measurement conditions for the
DDR SDRAM interface with the DDR DLL enabled.
Table 15. DDR SDRAM Input AC Timing Specifications
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
AC input low voltage
VIL
—MVREF – 0.31
V
—
AC input high voltage
VIH
MVREF + 0.31
GVDD + 0.3
V
—
MDQS—MDQ/MECC input skew per byte
For DDR = 333 MHz
For DDR
≤ 266 MHz
tDISKEW
-750
-1125
750
1125
ps
1, 2
Note:
1. Maximum possible skew between a data strobe (MDQS[n]) and any corresponding bit of data (MDQ[8n + {0...7}] if 0
≤ n ≤ 7)
or ECC (MECC[{0...7}] if n=8).
2. For timing budget analysis, the device consumes
±550 ps of the total budget.
Table 16. DDR SDRAM Output AC Timing Specifications–DLL Mode
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time, (MCK[n]/MCK[n] crossing)
tMCK
610
ns
2
On chip Clock Skew
tMCKSKEW
—
150
ps
3, 8
MDQS[n]
MDQ[n]
tDISKEW
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PDF描述
MPC8560PX833LC 32-BIT, 833 MHz, RISC PROCESSOR, PBGA783
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MPC8560PX833LD 32-BIT, 833 MHz, RISC PROCESSOR, PBGA783
MPC8560PX833JB 32-BIT, 833 MHz, RISC PROCESSOR, PBGA783
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