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參數資料
| 型號： | MPC8543CHXAQG |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 1000 MHz, MICROPROCESSOR, CBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, FLIP CHIP, CERAMIC, BGA-783 |
| 文件頁數： | 30/142頁 |
| 文件大?。?/td> | 1504K |
| 代理商： | MPC8543CHXAQG |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
125
Clocking
19.3
e500 Core PLL Ratio
Table 78 describes the clock ratio between the e500 core complex bus (CCB) and the e500 core clock. This
ratio is determined by the binary value of LBCTL, LALE, and LGPL2 at power up, as shown in Table 78.
19.4
Frequency Options
19.4.1
Sysclk to Platform Frequency Options
Table 79 shows the expected frequency values for the platform frequency when using a CCB clock to
SYSCLK ratio in comparison to the memory bus clock speed.
Table 78. e500 Core to CCB Clock Ratio
Binary Value of
LBCTL, LALE, LGPL2
Signals
e500 core:CCB Clock Ratio
Binary Value of
LBCTL, LALE, LGPL2
Signals
e500 core:CCB Clock Ratio
000
4:1
100
2:1
001
9:2
101
5:2
010
Reserved
110
3:1
011
3:2
111
7:2
Table 79. Frequency Options of SYSCLK with Respect to Memory Bus Speeds
CCB to
SYSCLK Ratio
SYSCLK (MHz)
16.66
25
33.33
41.66
66.66
83
100
111
133.33
Platform/CCB Frequency (MHz)
2
3
333
400
4
333
400
445
533
5
333
415
500
6
400
500
8
333
533
9
375
10
333
417
12
400
500
16
400
533
20
333
500
Note: Due to errata Gen 13 the max sys clk frequency should not exceed 100 MHz if the core clk frequency is below
1200 MHz.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| MPC8543EHXAQG | 功能描述:微處理器 - MPU PQ38 8548E RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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