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參數(shù)資料
| 型號： | MPC8378CVRAGGA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA689 |
| 封裝： | 31 X 31 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-689 |
| 文件頁數(shù)： | 50/125頁 |
| 文件大?。?/td> | 894K |
| 代理商： | MPC8378CVRAGGA |
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MPC8378E PowerQUICC II Pro Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
30
This figure shows the SGMII receiver input compliance mask eye diagram.
Figure 10. SGMII Receiver Input Compliance Mask
8.3.2
AC Requirements for SGMII L1_SD_REF_CLK and L1_SD_REF_CLK
This table lists the AC timing specifications. Note that L1_SD_REF_CLK and L1_SD_REF_CLK are not intended to be used
with, and should not be clocked by, a spread spectrum clock source.
Table 30. L1_SD_REF_CLK and L1_SD_REF_CLK AC Requirements
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Note
L1_SD_REF_CLK/_B reference clock cycle time
100 MHz
125 MHz
tCK_REF
—
10
8
—ns
1, 2
L1_SD_REF_CLK/_B rise/fall time (80%-20%)
tCK_RISE/tCK_FALL
——
1
ns
—
L1_SD_REF_CLK/_B duty cycle (@50% L1_nVDD)tck_dty
45%
—
55%
ps
—
L1_SD_REF_CLK/_B cycle to cycle clock jitter (period
jitter)
tCKCJ
——
100
ps
—
L1_SD_REF_CLK/_B phase jitter peak-to-peak.
Deviation in edge location with respect to mean edge
location.
tCKPJ
–50
—
50
ps
—
Notes:
1. Both options provide serial interface bit rate of 1.25 Gbps. 8 ns only applies when 125 MHz SerDes1 clock frequency is
selected during POR.
2. Tolerance of ±100 ppm.
0.275
0.4
0.6
0.725
01
VRX_DIFFp-p-max/2
VRX_DIFFp-p-min/2
0
–VRX_DIFFp-p-min/2
–VRX_DIFFp-p-max/2
Time (UI)
Re
ceiv
e
rDi
ff
e
rential
Inpu
t
V
o
ltag
e
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