參數(shù)資料
型號(hào)： MPC8349EVVAJDA
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 533 MHz, MICROPROCESSOR, PBGA672
封裝： 35 X 35 MM, 1.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, TBGA-672
文件頁(yè)數(shù)： 33/112頁(yè)
文件大小： 1295K
代理商： MPC8349EVVAJDA
MPC8349EA PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 2
Freescale Semiconductor
27
DDR and DDR2 SDRAM
Table 18 provides the input AC timing specifications for the DDR SDRAM interface.
6.2.2
DDR and DDR2 SDRAM Output AC Timing Specifications
Table 19 shows the DDR and DDR2 output AC timing specifications.
Table 18. DDR and DDR2 SDRAM Input AC Timing Specifications
At recommended operating conditions with GVDD of (1.8 V or 2.5 V) ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
Controller Skew for
MDQS—MDQ/MECC/MDM
tCISKEW
ps
1
400 MHz
–600
600
2
333 MHz
–750
750
3
266 MHz
–750
750
3
200 MHz
–750
750
3
Note:
1. tCISKEW represents the total amount of skew consumed by the controller between MDQS[n] and any corresponding
bit that will be captured with MDQS[n]. This should be subtracted from the total timing budget.
2. This specification applies only to the DDR2 interface.
3. This specification applies only to the DDR interface.
Table 19. DDR and DDR2 SDRAM Output AC Timing Specifications
At recommended operating conditions with GVDD of (1.8 V or 2.5 V) ± 5%.
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time, (MCK[n]/MCK[n] crossing)
tMCK
510
ns
2
ADDR/CMD/MODT output setup with respect to MCK
tDDKHAS
ns
3
400 MHz
1.95
—
333 MHz
2.40
—
266 MHz
3.15
—
200 MHz
4.20
—
ADDR/CMD/MODT output hold with respect to MCK
tDDKHAX
ns
3
400 MHz
1.95
—
333 MHz
2.40
—
266 MHz
3.15
—
200 MHz
4.20
—
MCS(n) output setup with respect to MCK
tDDKHCS
ns
3
400 MHz
1.95
—
333 MHz
2.40
—
266 MHz
3.15
—
200 MHz
4.20
—
相關(guān)PDF資料
PDF描述
MPC8349EVVAJD 32-BIT, 533 MHz, RISC PROCESSOR, PBGA672
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