參數(shù)資料
型號： MPC563MZP66
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 851/1496頁
文件大小： 20425K
代理商： MPC563MZP66
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MOTOROLA
Chapter 10. Memory Controller
10-11
Chip-Select Timing
10.3 Chip-Select Timing
The general-purpose chip-select machine (GPCM) allows a glueless and flexible interface
between the MPC561/MPC563 and external SRAM, EPROM, EEPROM, ROM
peripherals. When an address and address type match the values programmed in the BR and
OR for one of the memory controller banks, the attributes for the memory cycle are taken
from the OR and BR registers. These attributes include the following fields: CSNT, ACS,
SCY, BSCY, WP, TRLX, BI, PS, and SETA. Table 10-2 summarizes the chip-select timing
options.
Byte write and read-enable signals (WE/BE[0:3]) are available for each byte that is written
to or read from memory. An output enable (OE) signal is provided to eliminate external
glue logic for read cycles. Upon system reset, a global (boot) chip select is available. (Refer
chip select.) This provides a boot ROM chip select before the system is fully configured.
NOTE
When a bank is configured for TA to be generated externally
(SETA bit is set) and the TRLX is set, the memory controller
requires the external device to provide at least one wait state
before asserting TA to complete the transfer. In this case, the
minimum transfer time is three clock cycles.
Table 10-2. Timing Attributes Summary
Timing Attribute
Bits/Fields
Description
Access speed
TRLX
The TRLX (timing relaxed) bit determines strobe timing to be fast or
relaxed.
Intercycle space time
EHTR
The EHTR (extended hold time on read accesses) bit is provided for
devices that have long disconnect times from the data bus on read
accesses. EHTR specifies whether the next cycle is delayed one clock
cycle following a read cycle, to avoid data bus contentions. EHTR
applies to all cycles following a read cycle except for another read cycle
to the same region.
Synchronous or
asynchronous device
ACS, CSNT
The ACS (address-to-chip-select setup) and CSNT (chip-select negation
time) bits cause the timing of the strobes to be the same as the address
bus timing, or cause the strobes to have setup and hold times relative to
the address bus.
Wait states
SCY, BSCY,
SETA, TRLX
From zero to 15 wait states can be programmed for any cycle that the
memory controller generates. The transfer is then terminated internally.
In simplest case, the cycle length equals (2 + SCY) clock cycles, where
SCY represents the programmed number of wait states (cycle length in
clocks). The number of wait states is doubled if the TRLX bit is set (2 +
(SCY x 2)).
When the SETA (external transfer acknowledge) bit is set, TA must be
generated externally, so that external hardware determines the number
of wait states.
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