參數(shù)資料
型號： MPC5200CVR466B
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272
封裝： 27 X 27 MM, 1.27 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-272
文件頁數(shù)： 10/72頁
文件大小： 978K
代理商： MPC5200CVR466B
MPC5200B Data Sheet, Rev. 4
18
Freescale Semiconductor
Figure 5. Timing Diagram—Standard SDRAM Memory Read Timing
1.3.6.2
Memory Interface Timing-Standard SDRAM Write Command
In Standard SDRAM, all signals are activated on the MEM_CLK from the Memory Controller and captured on the MEM_CLK
clock at the memory device.
Table 19. Standard SDRAM Write Timing
Sym
Description
Min
Max
Units
SpecID
tmem_clk
MEM_CLK period
7.5
—
ns
A5.8
tvalid
Control Signals, Address and MBA Valid
after rising edge of MEM_CLK
—tmem_clk × 0.5 + 0.4
ns
A5.9
thold
Control Signals, Address and MBA Hold after
rising edge of MEM_CLK
tmem_clk × 0.5
—
ns
A5.10
DMvalid
DQM valid after rising edge of MEM_CLK
—
tmem_clk × 0.25 + 0.4
ns
A5.11
DMhold
DQM hold after rising edge of Mem_clk
tmem_clk ×0.25– 0.7
—
ns
A5.12
datavalid
MDQ valid after rising edge of MEM_CLK
—
tmem_clk × 0.75 + 0.4
ns
A5.13
datahold
MDQ hold after rising edge of MEM_CLK
tmem_clk ×0.75– 0.7
—
ns
A5.14
MEM_CLK
Control Signals
MDQ (Data)
MA (Address)
NOTE: Control Signals are composed of RAS, CAS, MEM_WE, MEM_CS, MEM_CS1 and CLK_EN
Active
NOP
READ
NOP
thold
Row
Column
MBA (Bank Selects)
tvalid
thold
tvalid
thold
tvalid
DQM (Data Mask)
DMvalid
DMhold
NOP
datahold
datasetup
相關(guān)PDF資料
PDF描述
MPC5200CVR466BR2 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272
MPC5200VR400BR2 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272
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MPC5534MZQ40 MICROCONTROLLER, PBGA324
MPC5534MZQ66 MICROCONTROLLER, PBGA324
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參數(shù)描述
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