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參數(shù)資料
| 型號： | ML674001LA |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封裝： | 11 X 11 MM, 0.80 MM PITCH, PLASTIC, LFBGA-144 |
| 文件頁數(shù)： | 325/440頁 |
| 文件大?。?/td> | 2769K |
| 代理商： | ML674001LA |
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ML674001 Series/ML675001 Series User’s Manual
Chapter 24
Electrical Characteristics
24-10
I/O Control signal timing
(VDD_CORE = 2.25 to 2.75V, VDD_IO = 3.0 to 3.6V, Ta = –40 to +85°C)
IO 0/ IO 1/ IO 2/ IO 3
Item
Symbol
Condi-
tions
Minimum
Typical Maximum
Unit
Notes
XIOCS_N[0]/XIOCS_N[1]
access time 1
(external I/O 0,1,2, and 3) READ
ACCESS
tXIOCSR1
nIO1 tHC – 5
—
nIO1 tHC + 1
XIOCS_N[0]/XIOCS_N[1]
access time 2
(external I/O 0,1,2, and 3)
READ ACCESS
tXIOCSR2
2*nIO1 tHC – 5
—
2*nIO1 tHC +
1
XA[23:0] access time (external
I/O 0,1,2, and 3)
tXIOACC
nIO1 tHC – 5
—
nIO1 tHC + 0.5
XBS_N[1:0] access time
(external I/O 0,1,2, and 3)
tXIOBS
—
nIO1 tHC – 3
—
nIO1 tHC + 1.5
The IO01AC,IO23ACX,and
IO23ACY registers specify
the OE/WE pulse width
and read off time for
accessing external I/O 0, 1,
2, and 3, respectively. For
further details, refer to
sections 11.2.5 and 11.2.6
of chapter 11.
XWR delay
(external I/O 0,1,2, and 3)
tXIOWRD
0
—
3.5
nIO1 = (Address Setup) +
(OE/WE Pulse width)
XWR hold time
(external I/O 0,1,2, and 3)
tXIOWRH
CL =
30 pF
tHC – 1
—
tHC + 3
XWAIT sampling timing delay 1
(external I/O 0,1,2, and 3)
tXIOWAITD1
nIO2 tHC
—
nIO2 tHC
XWAIT sampling timing delay 2
(external I/O 0,1,2, and 3)
tXIOWAITD2
nIO1 tHC
—
nIO1 tHC
XWAIT setup time
(external I/O 0,1,2, and 3)
tXIOWAITS
20
—
XWAIT hold time
(external I/O 0,1,2, and 3)
tXIOWAITH
—
0
—
XOE_N delay
(external I/O 0,1,2, and 3)
tXIOOED
nIO3 tHC – 2
—
nIO3 tHC + 1
XWE_N delay 1
(external I/O 0,1,2, and 3)
tXIOWED
nIO4 tHC – 1.5
—
nIO4 tHC + 1.5
XIOCS_N[0]/XIOCS_N[1]
access time 1(external I/O 0,1,2,
and 3) WRITE ACCESS
tXIOCSW1
nIO6 tHC – 3
—
nIO6 tHC + 3
nIO2 = (Address Setup) - 1
+
(OE/WE
Pulse
width)
nIO3 = (Address Setup)
n= (Address Setup) + 1
nIO5 = (OE/WE pulse width)
nIO6 = (Address Setup) + 1
+ (OE/WE Pulse width)
nIO7 = (Address Setup) + 2
+ (OE/WE Pulse width)
XIOCS_N[0]/XIOCS_N[1]
access time 2(external I/O 0,1,2,
and 3) WRITE ACCESS
tXIOCSW2
CL =
30 pF
(nIO6+nIO7)tHC
– 3
—
(nIO6+nIO7)tHC
+ 3
ns
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PDF描述 |
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