參數(shù)資料
型號: MD80C32E-30SC
廠商: ATMEL CORP
元件分類: 微控制器/微處理器
英文描述: 8-BIT, 30 MHz, MICROCONTROLLER, CDIP40
封裝: 0.600 INCH, CERAMIC, DIP-40
文件頁數(shù): 46/336頁
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代理商: MD80C32E-30SC
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14
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
6.5.1
SPH and SPL – Stack Pointer High and Stack Pointer Low Register
6.6
Instruction execution timing
This section describes the general access timing concepts for instruction execution. The AVR CPU is driven by the
CPU clock clk
CPU, directly generated from the selected clock source for the chip. No internal clock division is used.
Figure 6-4 shows the parallel instruction fetches and instruction executions enabled by the Harvard architecture
and the fast-access Register File concept. This is the basic pipelining concept to obtain up to 1 MIPS per MHz with
the corresponding unique results for functions per cost, functions per clocks, and functions per power-unit.
Figure 6-4.
The parallel instruction fetches and instruction executions.
Figure 6-5 shows the internal timing concept for the Register File. In a single clock cycle an ALU operation using
two register operands is executed, and the result is stored back to the destination register.
Figure 6-5.
Single cycle ALU operation.
Bit
15141312
1110
9
8
SP15
SP14
SP13
SP12
SP11
SP10
SP9
SP8
SPH
SP7
SP6
SP5
SP4
SP3
SP2
SP1
SP0
SPL
7
6543
21
0
Read/write
R/W
Initial value
0
0000
00
0
0000
00
0
clk
1st Instruction Fetch
1st Instruction Execute
2nd Instruction Fetch
2nd Instruction Execute
3rd Instruction Fetch
3rd Instruction Execute
4th Instruction Fetch
T1
T2
T3
T4
CPU
Total Execution Time
Register Operands Fetch
ALU Operation Execute
Result Write Back
T1
T2
T3
T4
clk
CPU
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PDF描述
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