參數(shù)資料
型號： MCIMX31CVKN5D
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 532 MHz, MICROPROCESSOR, PBGA457
封裝： 14 X 14 MM, 0.50 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-457
文件頁數(shù)： 78/118頁
文件大?。?/td> 1083K
代理商： MCIMX31CVKN5D
MCIMX31/MCIMX31L Technical Data, Rev. 4.3
62
Freescale Semiconductor
Electrical Characteristics
4.3.15.3
Interface to Sharp HR-TFT Panels
Figure 49 depicts the Sharp HR-TFT panel interface timing, and Table 48 lists the timing parameters. The
CLS_RISE_DELAY, CLS_FALL_DELAY, PS_FALL_DELAY, PS_RISE_DELAY,
REV_TOGGLE_DELAY parameters are defined in the SDC_SHARP_CONF_1 and
SDC_SHARP_CONF_2 registers. For other Sharp interface timing characteristics, refer to
images correspond to straight polarity of the Sharp signals.
Figure 49. Sharp HR-TFT Panel Interface Timing Diagram—Pixel Level
2 Display interface clock down time
3 Display interface clock up time
where CEIL(X) rounds the elements of X to the nearest integers towards infinity.
Tdicd
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_DOWN_WR
HSP_CLK_PERIOD
---------------------------------------------------------------------------------
=
Tdicu
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_UP_WR
HSP_CLK_PERIOD
----------------------------------------------------------------------
=
D1
D2
DISPB_D3_CLK
DISPB_D3_DATA
DISPB_D3_SPL
DISPB_D3_HSYNC
DISPB_D3_CLS
DISPB_D3_PS
DISPB_D3_REV
1 DISPB_D3_CLK period
IP26
D320
Horizontal timing
IP22
IP23
IP25
IP21
IP24
Example is drawn with FW+1=320 pixel/line, FH+1=240 lines.
SPL pulse width is fixed and aligned to the first data of the line.
REV toggles every HSYNC period.
相關PDF資料
PDF描述
MCIMX31LDVMN5D 32-BIT, 532 MHz, MICROPROCESSOR, PBGA473
MSP430F135IRTD 16-BIT, FLASH, 8 MHz, RISC MICROCONTROLLER, PQCC64
MSC1213Y4PAGR 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64
MC68HC11D3CFN2 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQCC44
MC68HC11D3CFN3 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQCC44
相關代理商/技術參數(shù)
參數(shù)描述
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