參數(shù)資料
型號(hào)： MCIMX257CJM4A
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 102/153頁(yè)
文件大?。?/td> 0K
描述： IC MPU IMX25 IND 400MAPBGA
標(biāo)準(zhǔn)包裝： 90
系列： i.MX25
核心處理器： ARM9
芯體尺寸： 32-位
速度： 400MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 128
程序存儲(chǔ)器類(lèi)型： 外部程序存儲(chǔ)器
RAM 容量： 144K x 8
電壓 - 電源 (Vcc/Vdd)： 1.15 V ~ 1.52 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 3x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 托盤(pán)
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i.MX25 Applications Processor for Consumer and Industrial Products, Rev. 10
52
Freescale Semiconductor
3.7.4.1
Gated Clock Mode Timing
Figure 20 and Figure 21 shows the gated clock mode timings for CSI, and Table 41 describes the timing
parameters (P1–P7) shown in the figures. A frame starts with a rising/falling edge on VSYNC, then
HSYNC is asserted and holds for the entire line. The pixel clock is valid as long as HSYNC is asserted.
Figure 20. CSI Gated Clock Mode—Sensor Data at Falling Edge, Latch Data at Rising Edge
Figure 21. CSI Gated Clock Mode—Sensor Data at Rising Edge, Latch Data at Falling Edge
PIXCLK
VSYNC
DATA[15:0]
P5
P1
P3
P4
HSYNC
P2
P6
P7
PIXCLK
VSYNC
DATA[15:0]
P6
P1
P3
P4
HSYNC
P2
P5
P7
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PDF描述
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