A logic 0 applied to the RESE" />
參數(shù)資料
型號(hào)： MCHRC705J1ACDWE
廠商： Freescale Semiconductor
文件頁數(shù)： 133/162頁
文件大?。?/td> 0K
描述： MCU 8BIT 64B RAM 20-SOIC
標(biāo)準(zhǔn)包裝： 38
系列： HC05
核心處理器： HC05
芯體尺寸： 8-位
速度： 4MHz
外圍設(shè)備： POR，WDT
輸入/輸出數(shù)： 14
程序存儲(chǔ)器容量： 1.2KB（1.2K x 8）
程序存儲(chǔ)器類型： OTP
RAM 容量： 64 x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-SOIC（0.295"，7.50mm 寬）
包裝： 管件
Technical Data
MC68HC705J1A — Rev. 4.0
Resets and Interrupts
Resets and Interrupts
4.3.2 External Reset
A logic 0 applied to the RESET pin for 1 1/2 tcyc generates an external
reset. A Schmitt trigger senses the logic level at the RESET pin.
Figure 4-3. External Reset Timing
4.3.3 COP Watchdog Reset
A timeout of the COP watchdog generates a COP reset. The COP
watchdog is part of a software error detection system and must be
cleared periodically to start a new timeout period. To clear the COP
watchdog and prevent a COP reset, write a logic 0 to bit 0 (COPC) of the
COP register at location $07F0.
4.3.4 Illegal Address Reset
An opcode fetch from an address not in random-access memory (RAM)
or erasable, programmable read-only memory (EPROM) generates a
reset.
Table 4-1. External Reset Timing
Characteristic
Symbol
Min
Max
Unit
RESET pulse width
tRL
1.5
—
tcyc
INTERNAL
CLOCK
INTERNAL
ADDRESS BUS
Notes:
INTERNAL
DATA BUS
$07FE
$07FF
NEW PC
1. Internal clock, internal address bus, and internal data bus are not available externally.
2. The next rising edge of the internal clock after the rising edge of RESET initiates the reset sequence.
NEW
PCH
t
RL
NEW PC
NEW
PCL
DUMMY
OP
CODE
RESET
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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