參數(shù)資料
型號： MCH908JW32FC
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, QCC48
封裝： QFN-48
文件頁數(shù)： 98/228頁
文件大小： 1433K
代理商： MCH908JW32FC
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MC68HC908JW32 Data Sheet, Rev. 3
Freescale Semiconductor
187
Chapter 14
External Interrupt (IRQ)
14.1 Introduction
The IRQ module provides two external interrupt inputs: one dedicated IRQ pin and one shared port pin,
PTE3/D–.
14.2 Features
Features of the IRQ module include:
Two external interrupt pins, IRQ and PTE3/D–
IRQ interrupt control bits
Hysteresis buffer
Programmable edge-only or edge and level interrupt sensitivity
Automatic interrupt acknowledge
Low leakage IRQ pin for external RC wake up input
Selectable internal pullup resistor
14.3 Functional Description
A logic 0 applied to the external interrupt pin can latch a CPU interrupt request. Figure 14-1 shows the
structure of the IRQ module.
Interrupt signals on the IRQ pin are latched into the IRQ latch. An interrupt latch remains set until one of
the following actions occurs:
Vector fetch — A vector fetch automatically generates an interrupt acknowledge signal that clears
the IRQ latch.
Software clear — Software can clear the interrupt latch by writing to the acknowledge bit in the
interrupt status and control register (ISCR). Writing a logic 1 to the ACK bit clears the IRQ latch.
Reset — A reset automatically clears the interrupt latch.
The external interrupt pin is falling-edge-triggered and is software-configurable to be either falling-edge
or low-level-triggered. The MODE bit in the ISCR controls the triggering sensitivity of the IRQ pin.
When the interrupt pin is edge-triggered only, the CPU interrupt request remains set until a vector fetch,
software clear, or reset occurs.
When the interrupt pin is both falling-edge and low-level-triggered, the CPU interrupt request remains set
until both of the following occur:
Vector fetch or software clear
Return of the interrupt pin to logic one
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