MCF547x ColdFire Microprocessor, Rev. 4 SDRAM Bus Freescale Semiconductor 18 9.2" />
參數(shù)資料
型號： MCF5472ZP200
廠商： Freescale Semiconductor
文件頁數(shù)： 10/34頁
文件大小： 0K
描述： IC MPU 32BIT COLDF 388-PBGA
標準包裝： 40
系列： MCF547x
核心處理器： Coldfire V4E
芯體尺寸： 32-位
速度： 200MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設備： DMA，PWM，WDT
輸入/輸出數(shù)： 99
程序存儲器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 1.43 V ~ 1.58 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 388-BBGA
包裝： 托盤
MCF547x ColdFire Microprocessor, Rev. 4
SDRAM Bus
Freescale Semiconductor
18
9.2
DDR SDRAM AC Timing Characteristics
When using the DDR SDRAM controller, the following timing numbers must be followed to properly latch or drive data onto
the memory bus. All timing numbers are relative to the four DQS byte lanes.
Table 12shows the DDR clock crossover specifications.
Figure 15. DDR Clock Timing Diagram
Table 12. DDR Clock Crossover Specifications
Symbol
Characteristic
Min
Max
Unit
VMP
Clock output mid-point voltage
1.05
1.45
V
VOUT
Clock output voltage level
–0.3
SD_VDD + 0.3
V
VID
Clock output differential voltage (peak to peak swing)
0.7
SD_VDD + 0.6
V
VIX
Clock crossing point voltage1
1 The clock crossover voltage is only guaranteed when using the highest drive strength option for the SDCLK[1:0]
and SDCLK[1:0] signals.
1.05
1.45
V
Table 13. DDR Timing Specifications
Symbol
Characteristic
Min
Max
Unit
Notes
Frequency of Operation
501
133
MHz
2
DD1
Clock Period (tCK)7.52
12
ns
3
DD2
Pulse Width High (tCKH)
0.45
0.55
SDCLK
4
DD3
Pulse Width Low (tCKL)
0.45
0.55
SDCLK
5
DD4
Address, SDCKE, CAS, RAS, WE, SDBA, SDCS—Output
Valid (tCMV)
—0.5
× SDCLK
+1.0 ns
ns
6
DD5
Address, SDCKE, CAS, RAS, WE, SDBA, SDCS—Output Hold
(tCMH)
2.0
—
ns
DD6
Write Command to first DQS Latching Transition (tDQSS)
—
1.25
SDCLK
DD7
Data and Data Mask Output Setup (DQ
>DQS) Relative to
DQS (DDR Write Mode) (tQS)
1.0
—
ns
7
8
DD8
Data and Data Mask Output Hold (DQS
>DQ) Relative to DQS
(DDR Write Mode) (tQH)
1.0
—
ns
9
DD9
Input Data Skew Relative to DQS (Input Setup) (tIS)1
ns
10
DD10
Input Data Hold Relative to DQS (tIH)0.25 × SDCLK
+0.5ns
—ns
11
DD11
DQS falling edge to SDCLK rising (output setup time) (tDSS)0.5
—
ns
DD12
DQS falling edge from SDCLK rising (output hold time) (tDSH)0.5
—
ns
SDCLK
VIX
VMP
VIX
VID
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