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參數(shù)資料
| 型號： | MCF5272VM66 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 66 MHz, RISC PROCESSOR, PBGA196 |
| 封裝： | PLASTIC, BGA-196 |
| 文件頁數(shù)： | 175/550頁 |
| 文件大小： | 5933K |
| 代理商： | MCF5272VM66 |
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11-32
MCF5272 User’s Manual
MOTOROLA
Buffer Descriptors
11.6 Buffer Descriptors
Data associated with the FEC controller is stored in buffers, which are referenced by buffer
descriptors (BDs) organized as tables in the dual-port RAM. These tables have the same
basic conguration as those used by the USB.
The BD table allows users to dene separate buffers for transmission and reception. Each
table forms a circular queue, or ring. The FEC uses status and control elds in the BDs to
inform the core that the buffers have been serviced, to conrm reception and transmission
events, or to indicate error conditions.
11.6.1 FEC Buffer Descriptor Tables
The data for the fast Ethernet frames must reside in memory external to the FEC. The data
for a frame is placed in one or more buffers. Each buffer has a pointer to it in a buffer
descriptor (BD). In addition to pointing to the buffer, the BD contains the current state of
the buffer. To permit maximum user exibility, the BDs are also located in external
memory.
Software denes buffers by allocating/initializing memory and initializing buffer
descriptors. Setting the RxBD[E] or TxBD[R] produces the buffer. Software writing to
either TDAR or RDAR tells the FEC that a buffer has been placed in external memory for
the transmit or receive data trafc, respectively. The hardware reads the BDs and processes
the buffers after they have been dened. After the data DMA is complete and the BDs have
been written by the DMA engine, RxBD[E] or TxBD[R] are cleared by hardware to
indicate that the buffer has been processed. Software may poll the BDs to detect when the
buffers have been processed or may rely on the buffer/frame interrupts.
The ETHER_EN signal operates as a reset to the BD/DMA logic. When ETHER_EN is
negated, the DMA engine BD pointers are reset to point to the starting transmit and receive
BDs. The buffer descriptors are not initialized by hardware during reset. At least one
transmit and receive BD must be initialized by software (write 0x0000_0000 to the most
signicant word of buffer descriptor) before the ETHER_EN bit is set.
The BDs are organized in two separate rings, one for receive buffers and one for transmit
buffers. ERDSR denes the starting address of the receive BDs and ETDSR the same for
the transmit BDs. The last buffer descriptor in each ring is dened by the wrap (W) bit.
When set, W indicates that the next descriptor in the ring is at the location pointed to by
ERDSR and ETDSR for the receive and transmit rings, respectively. Buffers descriptor
rings must start on a double-word boundary.
The format of the transmit and receive buffer descriptors are given in Figure 11-26 and
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S12Q64MFA8 | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP48 |
| M38D28G8-XXXHP | 8-BIT, FLASH, 6.25 MHz, MICROCONTROLLER, PQFP64 |
| MC68HC05C9ACB | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PDIP42 |
| MC68HC05C9ACFB | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQFP44 |
| MC68HC05C9ACFN | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5272VM66 K75N | 制造商:FREESCALE-SEMI 功能描述: |
| MCF5272VM66J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5272VM66J | 制造商:Freescale Semiconductor 功能描述:IC 32BIT MPU 66MHZ BGA-196 |
| MCF5272VM66R2 | 功能描述:微處理器 - MPU MCF5272 V2CORE 4KSRAM RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5272VM66R2 | 制造商:Freescale Semiconductor 功能描述:Microcontroler |
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