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Cache
Freescale Semiconductor
4-5
Table 4-3 shows the relationship between CACR[CENB, DISI, & DISD] bits and the cache configuration.
Table 4-4 shows the relationship between CACR[DISI, DISD, INVI, & INVD] and setting the cache
invalidate all bit (CACR[CINV]).
9
DCM
Default cache mode. This bit defines the default cache mode. For more information on the selection of the effective
memory attributes, see Section 4.3.2, “Memory Reference Attributes.
0 Caching enabled
1 Caching disabled
8
DBWE
Default buffered write enable. This bit defines the default value for enabling buffered writes. If DBWE = 0, the
termination of an operand write cycle on the processor's local bus is delayed until the external bus cycle is
completed. If DBWE = 1, the write cycle on the local bus is terminated immediately and the operation buffered in the
bus controller. In this mode, operand write cycles are effectively decoupled between the processor's local bus and
the external bus. Generally, enabled buffered writes provide higher system performance but recovery from access
errors can be more difficult. For the ColdFire core, reporting access errors on operand writes is always imprecise
and enabling buffered writes further decouples the write instruction and the signaling of the fault
0 Disable buffered writes
1 Enable buffered writes
7–6
Reserved, must be cleared.
5
DWP
Default write protection
0 Read and write accesses permitted
1 Only read accesses permitted
4
EUSP
Enable user stack pointer. See Section 2.2.3, “Supervisor/User Stack Pointers (A7 and OTHER_A7)”for more
information on the dual stack pointer implementation.
0 Disable the processor’s use of the User Stack Pointer
1 Enable the processor’s use of the User Stack Pointer
3–2
Reserved, must be cleared.
1–0
CLNF
Cache line fill. These bits control the size of the memory request the cache issues to the bus controller for different
initial instruction line access offsets. See Table 4-6 for external fetch size based on miss address and CLNF.
Table 4-3. Cache Configuration as Defined by CACR
CACR
[CENB]
CACR
[DISI]
CACR
[DISD]
Configuration
Description
0
x
N/A
Cache is completely disabled
1
0
Split Instruction/
Data Cache
1 KByte direct-mapped instruction cache (uses upper
half of tag and storage arrays) and 1 KByte
direct-mapped write-through data cache (uses lower
half of tag and storage arrays)
1
0
1
Instruction Cache
2 KByte direct-mapped instruction cache (uses all of
tag and storage arrays)
1
0
Data Cache
2 KByte direct-mapped write-through data cache
(uses all of tag and storage arrays)
Table 4-2. CACR Field Descriptions (continued)
Field
Description
MCF5282 and MCF5216 ColdFire Microcontroller User’s Manual, Rev. 3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GRM32ER61C226ME20L | CAP CER 22UF 16V 20% X5R 1210 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MCF52210CEP66 | 功能描述:32位微控制器 - MCU KIRIN0 WITH USB 64K FLSH RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
| MCF52210CVM66 | 功能描述:IC MCU 64K FLASH 66MHZ 81MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MCF5221x 標(biāo)準(zhǔn)包裝:1 系列:AVR® ATmega 核心處理器:AVR 芯體尺寸:8-位 速度:16MHz 連通性:I²C，SPI，UART/USART 外圍設(shè)備:欠壓檢測/復(fù)位，POR，PWM，WDT 輸入/輸出數(shù):32 程序存儲器容量:32KB（16K x 16） 程序存儲器類型:閃存 EEPROM 大小:1K x 8 RAM 容量:2K x 8 電壓 - 電源 (Vcc/Vdd):2.7 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 125°C 封裝/外殼:44-TQFP 包裝:剪切帶 (CT) 其它名稱:ATMEGA324P-B15AZCT |
| MCF52210CVM66J | 功能描述:32位微控制器 - MCU KIRIN0 W/USB 64K FLASH RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風(fēng)格:SMD/SMT |
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