MCF5208 ColdFire Microprocessor Data Sheet, Rev. 3 Fr" />
參數(shù)資料
型號(hào)： MCF5208CVM166J
廠(chǎng)商： Freescale Semiconductor
文件頁(yè)數(shù)： 31/46頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF520x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 166.67MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 50
程序存儲(chǔ)器類(lèi)型： ROMless
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 1.4 V ~ 3.6 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 196-LBGA
包裝： 托盤(pán)
Electrical Characteristics
MCF5208 ColdFire Microprocessor Data Sheet, Rev. 3
Freescale Semiconductor
37
5.12.2 MII Transmit Signal Timing (FEC_TXD[3:0], FEC_TXEN,
FEC_TXER, FEC_TXCLK)
Table 19 lists MII transmit channel timings.
The transmitter functions correctly up to a FEC_TXCLK maximum frequency of 25 MHz +1%. In
addition, the processor clock frequency must exceed twice the FEC_TXCLK frequency.
Figure 24 shows MII transmit signal timings listed in Table 19.
Figure 24. MII Transmit Signal Timing Diagram
5.12.3 MII Async Inputs Signal Timing (FEC_CRS and FEC_COL)
Table 20 lists MII asynchronous inputs signal timing.
Figure 25 shows MII asynchronous input timings listed in Table 20.
Figure 25. MII Async Inputs Timing Diagram
Table 19. MII Transmit Signal Timing
Num
Characteristic
Min
Max
Unit
M5
FEC_TXCLK to FEC_TXD[3:0], FEC_TXEN, FEC_TXER
invalid
5—
ns
M6
FEC_TXCLK to FEC_TXD[3:0], FEC_TXEN, FEC_TXER valid
—
25
ns
M7
FEC_TXCLK pulse width high
35%
65%
FEC_TXCLK period
M8
FEC_TXCLK pulse width low
35%
65%
FEC_TXCLK period
Table 20. MII Async Inputs Signal Timing
Num
Characteristic
Min
Max
Unit
M9
FEC_CRS, FEC_COL minimum pulse width
1.5
—
FEC_TXCLK period
M6
FEC_TXCLK (input)
FEC_TXD[3:0] (outputs)
FEC_TXEN
FEC_TXER
M5
M7
M8
FEC_CRS
M9
FEC_COL
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