參數(shù)資料
型號(hào)： MCF51CN128
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： FLASH, 50.33 MHz, RISC MICROCONTROLLER, PQFP80
封裝： QFP-80
文件頁數(shù)： 370/487頁
文件大?。?/td> 13337K
代理商： MCF51CN128
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Version 1 ColdFire Debug (CF1_DEBUG)
MCF51CN128 Reference Manual
, Rev. 6
20-12
Freescale Semiconductor
29–27
CSTAT (R)
ESEQC (W)
During reads, indicates the BDM command status.
000 Command done, no errors
001 Command done, data invalid
01x Command done, illegal
1xx Command busy, overrun
If an overrun is detected (CSTAT = 1xx), the following sequence is suggested to clear the source of the error:
1. Issue a SYNC command to reset the BDC channel.
2. The host issues a BDM NOP command.
3. The host checks the channel status using a READ_XCSR_BYTE command.
4. If XCSR[CSTAT] = 000
then status is okay; proceed
else
Halt the CPU with a BDM BACKGROUND command
Repeat steps 1,2,3
If XCSR[CSTAT]
≠ 000, then reset device
During writes, the ESEQC field is used for the erase sequence control during flash programming. ERASE must
also be set for this bit to have an effect.
000 User mass erase
Else Reserved
Note: See the Memory chapter for a detailed description of the algorithm for clearing security.
26
CLKSW
Select source for serial BDC communication clock.
0 Alternate, asynchronous BDC clock, typically 10 MHz
1 Synchronous bus clock (CPU clock divided by 2)
The initial state of the XCSR[CLKSW] bit is loaded by the hardware in response to certain reset events and the
state of the BKGD pin as described in Figure 20-2.
25
SEC (R)
ERASE (W)
The read value of this bit typically defines the status of the flash security field.
0 Flash security is disabled
1 Flash security is enabled
In addition, the SEC bit is context-sensitive during reads. After a mass-erase sequence has been initiated by
BDM, it acts as a flash busy flag. When the erase operation is complete and the bit is cleared, it returns to reflect
the status of the chip security.
0 Flash is not busy performing a BDM mass-erase sequence
1 Flash is busy performing a BDM mass-erase sequence
During writes, this bit qualifies XCSR[ESEQC] for the write modes shown in the ESEQC field description.
0 Do not perform a mass-erase of the flash.
1 Perform a mass-erase of the flash, using the sequence specified in the XCSR[ESEQC] field.
24
ENBDM
Enable BDM.
0 BDM mode is disabled
1 Active background mode is enabled (assuming the flash is not secure)
23–3
Reserved for future use by the debug module, must be cleared.
Table 20-7. XCSR Field Descriptions (continued)
Field
Description
相關(guān)PDF資料
PDF描述
MCF5206FT33 32-BIT, 33.33 MHz, RISC PROCESSOR, PQFP160
MCF5206FT25 32-BIT, 25 MHz, RISC PROCESSOR, PQFP160
MCF5206FT16 32-BIT, 16.67 MHz, RISC PROCESSOR, PQFP160
MCF5207CAG166 32-BIT, 166.67 MHz, RISC PROCESSOR, PQFP144
MCF5207CVM166 32-BIT, 166.67 MHz, RISC PROCESSOR, PBGA144
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參數(shù)描述
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