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參數(shù)資料
| 型號(hào)： | MC9S12P96VLH |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BCD, LQFP-64 |
| 文件頁數(shù)： | 123/564頁 |
| 文件大?。?/td> | 7066K |
| 代理商： | MC9S12P96VLH |
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S12 Clock, Reset and Power Management Unit (S12CPMU) Block Description
S12P-Family Reference Manual, Rev. 1.12
Freescale Semiconductor
209
NOTE
The adaptive spike lter uses the VCO clock as a reference to continuously
qualify the external oscillator clock. Because of this, the PLL is always
active and a valid PLL conguration is required for the system to work
properly. Furthermore, the adaptive spike lter is used to determine the
status of the external oscillator (reected in the UPOSC bit). Since this
function also relies on the VCO clock, losing PLL lock status (LOCK=0,
except for entering pseudo stop mode) means losing the oscillator status
information as well (UPOSC=0).
7.3.2.5
S12CPMU Interrupt Enable Register (CPMUINT)
This register enables S12CPMU interrupt requests.
5
LVRF
Low Voltage Reset Flag — LVRF is set to 1 when a low voltage reset occurs. This ag can only be cleared by
writing a 1. Writing a 0 has no effect.
0 Low voltage reset has not occurred.
1 Low voltage reset has occurred.
4
LOCKIF
PLL Lock Interrupt Flag — LOCKIF is set to 1 when LOCK status bit changes. This ag can only be cleared by
writing a 1. Writing a 0 has no effect.If enabled (LOCKIE=1), LOCKIF causes an interrupt request.
0 No change in LOCK bit.
1 LOCK bit has changed.
3
LOCK
Lock Status Bit — LOCK reects the current state of PLL lock condition. Writes have no effect. While PLL is
unlocked (LOCK=0) fPLL is fVCO / 4 to protect the system from high core clock frequencies during the PLL
stabilization time tlock.
0 VCOCLK is not within the desired tolerance of the target frequency.
fPLL = fVCO/4.
1 VCOCLK is within the desired tolerance of the target frequency.
fPLL = fVCO/(POSTDIV+1).
2
ILAF
Illegal Address Reset Flag — ILAF is set to 1 when an illegal address reset occurs. Refer to MMC chapter for
details. This ag can only be cleared by writing a 1. Writing a 0 has no effect.
0 Illegal address reset has not occurred.
1 Illegal address reset has occurred.
1
OSCIF
Oscillator Interrupt Flag — OSCIF is set to 1 when UPOSC status bit changes. This ag can only be cleared
by writing a 1. Writing a 0 has no effect.If enabled (OSCIE=1), OSCIF causes an interrupt request.
0 No change in UPOSC bit.
1 UPOSC bit has changed.
0
UPOSC
Oscillator Status Bit — UPOSC reects the status of the oscillator. Writes have no effect. While UPOSC=0 the
OSCCLK going to the MSCAN module is off. Entering full stop mode UPOSC is cleared.
0 The Oscillator is off or oscillation is not qualied by the PLL.
1 The Oscillator is qualied by the PLL.
Table 7-3. CPMUFLG Field Descriptions (continued)
Field
Description
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