參數(shù)資料
型號(hào)： MC9S12E256CFUE
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 375/610頁(yè)
文件大小： 0K
描述： IC MCU 256K FLASH 25MHZ 80-QFP
標(biāo)準(zhǔn)包裝： 84
系列： HCS12
核心處理器： HCS12
芯體尺寸： 16-位
速度： 25MHz
連通性： EBI/EMI，I²C，SCI，SPI
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 60
程序存儲(chǔ)器容量： 256KB（256K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 2.35 V ~ 2.75 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b; D/A 2x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 80-QFP
包裝： 托盤(pán)
配用： M68EVB912E128-ND - BOARD EVAL FOR MC9S12E128/64
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Chapter 13 Timer (S12TIM16B4CV1) Block Description
MC9S12E256 Data Sheet, Rev. 1.10
436
Freescale Semiconductor
13.3.3.15 16-Bit Pulse Accumulator Control Register (PACTL)
Read: any time
Write: any time
Module Base + 0x0020
76543210
R0
PAEN
PAMOD
PEDGE
CLK1
CLK0
PAOVI
PAI
W
Reset
0
00000
= Unimplemented or Reserved
Figure 13-17. 16-Bit Pulse Accumulator Control Register (PACTL)
Table 13-17. PACTL Field Descriptions
Field
Description
6
PAEN
Pulse Accumulator System Enable — PAEN is independent from TEN. With timer disabled, the pulse
accumulator can still function unless pulse accumulator is disabled. When PAEN is set, the PACT is enabled.The
PACT shares the input pin with IOC7.
0 Pulse Accumulator system disabled
1 Pulse Accumulator system enabled
5
PAMOD
Pulse Accumulator Mode — This bit is active only when the Pulse Accumulator is enabled (PAEN = 1).
0 Event counter mode
1 Gated time accumulation mode
4
PEDGE
Pulse Accumulator Edge Control — This bit is active only when the Pulse Accumulator is enabled (PAEN = 1).
For PAMOD bit = 0 (event counter mode).
0
Falling edges on IOC7 pin cause the count to be incremented.
1
Rising edges on IOC7 pin cause the count to be incremented.
For PAMOD bit = 1 (gated time accumulation mode).
0 IOC7 input pin high enables M (bus clock) divided by 64 clock to Pulse Accumulator and the trailing falling
edge on IOC7 sets the PAIF ag.
1 IOC7 input pin low enables M (bus clock) divided by 64 clock to Pulse Accumulator and the trailing rising edge
on IOC7 sets the PAIF ag.
If the timer is not active (TEN = 0 in TSCR), there is no divide-by-64 since the divide by 64 clock is generated by
the timer prescaler. See Table 13-18.
3–2
CLK[1:0]
Clock Select Bits — For the description of PACLK please refer to Figure 13-22.
If the pulse accumulator is disabled (PAEN = 0), the prescaler clock from the timer is always used as an input
clock to the timer counter. The change from one selected clock to the other happens immediately after these bits
are written. See Table 13-19.
1
PAOVI
Pulse Accumulator Overow Interrupt Enable
0 Interrupt inhibited.
1 Interrupt requested if PAOVF bit of PFLG register is set.
0
PAI
Pulse Accumulator Input Interrupt Enable
0 Interrupt inhibited.
1 Interrupt requested if PAIF bit of PAFLG register is set.
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