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參數資料
| 型號： | MC9S08SG32MTJ |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | ROHS COMPLIANT, TSSOP-20 |
| 文件頁數： | 125/328頁 |
| 文件大?。?/td> | 3232K |
| 代理商： | MC9S08SG32MTJ |
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Chapter 14 Serial Communications Interface (S08SCIV4)
MC9S08SG32 Data Sheet, Rev. 7
210
Freescale Semiconductor
14.2.3
SCI Control Register 2 (SCIC2)
This register can be read or written at any time.
3
WAKE
Receiver Wakeup Method Select — Refer to Section 14.3.3.2, “Receiver Wakeup Operation” for more
information.
0 Idle-line wakeup.
1 Address-mark wakeup.
2
ILT
Idle Line Type Select — Setting this bit to 1 ensures that the stop bit and logic 1 bits at the end of a character
do not count toward the 10 or 11 bit times of logic high level needed by the idle line detection logic. Refer to
Section 14.3.3.2.1, “Idle-Line Wakeup” for more information.
0 Idle character bit count starts after start bit.
1 Idle character bit count starts after stop bit.
1
PE
Parity Enable — Enables hardware parity generation and checking. When parity is enabled, the most signicant
bit (MSB) of the data character (eighth or ninth data bit) is treated as the parity bit.
0 No hardware parity generation or checking.
1 Parity enabled.
0
PT
Parity Type — Provided parity is enabled (PE = 1), this bit selects even or odd parity. Odd parity means the total
number of 1s in the data character, including the parity bit, is odd. Even parity means the total number of 1s in
the data character, including the parity bit, is even.
0 Even parity.
1 Odd parity.
76543210
R
W
Reset
00000000
Figure 14-7. SCI Control Register 2 (SCIC2)
Table 14-4. SCIC2 Field Descriptions
Field
Description
7
TIE
Transmit Interrupt Enable (for TDRE)
0 Hardware interrupts from TDRE disabled (use polling).
1 Hardware interrupt requested when TDRE ag is 1.
6
TCIE
Transmission Complete Interrupt Enable (for TC)
0 Hardware interrupts from TC disabled (use polling).
1 Hardware interrupt requested when TC ag is 1.
5
RIE
Receiver Interrupt Enable (for RDRF)
0 Hardware interrupts from RDRF disabled (use polling).
1 Hardware interrupt requested when RDRF ag is 1.
4
ILIE
Idle Line Interrupt Enable (for IDLE)
0 Hardware interrupts from IDLE disabled (use polling).
1 Hardware interrupt requested when IDLE ag is 1.
Table 14-3. SCIC1 Field Descriptions (continued)
Field
Description
相關PDF資料 |
PDF描述 |
|---|---|
| MC9S08SG32VTL | 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PDSO28 |
| MC9S08SG32E1JTGR | MICROCONTROLLER, PDSO20 |
| MC9S08SG32E1WTL | MICROCONTROLLER, PDSO20 |
| MC9S08SG16E1CTLR | MICROCONTROLLER, PDSO28 |
| MC9S08SG16E1JTJ | MICROCONTROLLER, PDSO28 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC9S08SG4 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08SG8 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08SG8_09 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08SG8_12 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC9S08SG8 |
| MC9S08SG8CXXE | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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