參數(shù)資料
型號(hào)： MC9S08SG16E1JTL
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PDSO20
封裝： ROHS COMPLIANT, TSSOP-20
文件頁(yè)數(shù)： 172/330頁(yè)
文件大小： 1330K
代理商： MC9S08SG16E1JTL
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Chapter 16 Timer/PWM Module (S08TPMV3)
MC9S08SG32 Data Sheet, Rev. 8
Freescale Semiconductor
253
Reset the TPM counter before writing to the TPM modulo registers to avoid confusion about when the rst
counter overow will occur.
16.3.4
TPM Channel n Status and Control Register (TPMxCnSC)
TPMxCnSC contains the channel-interrupt-status ag and control bits used to congure the interrupt
enable, channel conguration, and pin function.
76543210
R
Bit 7
654321
Bit 0
W
Reset
00000000
76543210
R
CHnF
CHnIE
MSnB
MSnA
ELSnB
ELSnA
00
W0
Reset
00000000
= Unimplemented or Reserved
Figure 16-12. TPM Channel n Status and Control Register (TPMxCnSC)
Table 16-6. TPMxCnSC Field Descriptions
Field
Description
7
CHnF
Channel n ag. When channel n is an input-capture channel, this read/write bit is set when an active edge occurs
on the channel n pin. When channel n is an output compare or edge-aligned/center-aligned PWM channel, CHnF
is set when the value in the TPM counter registers matches the value in the TPM channel n value registers. When
channel n is an edge-aligned/center-aligned PWM channel and the duty cycle is set to 0% or 100%, CHnF will
not be set even when the value in the TPM counter registers matches the value in the TPM channel n value
registers.
A corresponding interrupt is requested when CHnF is set and interrupts are enabled (CHnIE = 1). Clear CHnF by
reading TPMxCnSC while CHnF is set and then writing a logic 0 to CHnF. If another interrupt request occurs
before the clearing sequence is complete, the sequence is reset so CHnF remains set after the clear sequence
completed for the earlier CHnF. This is done so a CHnF interrupt request cannot be lost due to clearing a previous
CHnF.
Reset clears the CHnF bit. Writing a logic 1 to CHnF has no effect.
0 No input capture or output compare event occurred on channel n
1 Input capture or output compare event on channel n
6
CHnIE
Channel n interrupt enable. This read/write bit enables interrupts from channel n. Reset clears CHnIE.
0 Channel n interrupt requests disabled (use for software polling)
1 Channel n interrupt requests enabled
5
MSnB
Mode select B for TPM channel n. When CPWMS=0, MSnB=1 congures TPM channel n for edge-aligned PWM
mode. Refer to the summary of channel mode and setup controls in Table 16-7.
相關(guān)PDF資料
PDF描述
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MC9S08SG8CSC 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PDSO8
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參數(shù)描述
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MC9S08SG16E1MTGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers
MC9S08SG16E1MTJR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers
MC9S08SG16E1MTLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers
MC9S08SG16E1VTGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers
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