參數(shù)資料
型號: MC9S08LL36
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PQFP64
封裝: 10 X 10 MM, ROHS COMPLIANT, LQFP-64
文件頁數(shù): 171/398頁
文件大?。?/td> 4889K
代理商: MC9S08LL36
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Liquid Crystal Display Driver (S08LCDV1)
MC9S08LL64 MCU Series Reference Manual, Rev. 5
252
Freescale Semiconductor
Figure 13-16 also illustrates a buffer, a voltage follower with an ideal op amp. The buffer, if enabled, gives
VIn = VOut, and, because the input impedance of the op amp is very high, VIn is isolated from VOut This
isolation can protect VIn from current draw from VOut; however, if the buffer is disabled ((~BBYPASS &
powersw3) = 0), the output and input will be configured in a tri-state condition; that is, they will be
floating.
NOTE:
The charge pump is optimized for 1/3 bias mode operation only.
During the first 16 timebase clock cycles after the LCDCPEN bit is set, all
the LCD frontplane and backplane outputs are disabled, regardless of the
state of the LCDEN bit.
The charge pump requires external capacitance for its operation. To provide
this external capacitance, the Vcap1 and Vcap2 external pins are provided. It
is recommended that a ceramic capacitor be used. Proper orientation is
imperative when using a polarized capacitor. The recommended value for
the external capacitor is 0.1
μF.
13.4.4.1
LCD Charge Pump and Voltage Divider
Using the voltage divider and charge pump, the LCD module can effectively double or triple the input
voltage placed on the VLCD pin.{statement} This LCD module configurability makes the LCD module
compatible with both 3-V or 5-V LCD glass.
The LCD module high reference select bit (HREFSEL) in the LCDSUPPLY register configures the LCD
module operational mode as a voltage doubler or a voltage tripler. In Figure 13-16, HREFSEL bit signal
is used to control switches within the voltage divider block to enable or disable the two-thirds (2/3 * VLCD)
voltage divider. If HREFSEL = 0, the LCD module is configured as a voltage doubler, by enabling the
voltage divider. With this configuration if VLCD = 1.5 V the bias voltages generated will be:
VLCD * 2/3 = 1.5 V * 2/3 = 1 V = VLL1
VLL1 * 2 = 2 V = VLL2
VLL1 * 3 = 3 V = VLL3
If HREFSEL = 1, the LCD module is configured as a voltage tripler by disabling the voltage divider. (VLL1
= VLCD) The HREFSEL configuration depends on the LCD panel operating voltage specification in the
application.
13.4.4.1.1
CPSEL: LCD Charge Pump or Resistor Bias Enable
The CPSEL bit in the LCDSUPPLY register selects the charge pump. When the charge pump is selected
(CPSEL = 1), an internal charge pump is used to generate the LCD bias voltages; VLL1, VLL2, and VLL3.
When the charge pump is unselected (CPSEL = 0), VLL3 must be supplied and VLL1, VLL2 are generated
by a resistor bias network.
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PDF描述
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參數(shù)描述
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