參數(shù)資料
型號(hào)： MC9S08GT32ACFBE
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 128/302頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32K FLASH 2K RAM 44-QFP
標(biāo)準(zhǔn)包裝： 96
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 36
程序存儲(chǔ)器容量： 32KB（32K x 8）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-QFP
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 729 (CN2011-ZH PDF)
配用： M68DEMO908GB60E-ND - BOARD DEMO MC9S08GB60
M68EVB908GB60E-ND - BOARD EVAL FOR MC9S08GB60
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Inter-Integrated Circuit (S08IICV1)
MC9S08GB60A Data Sheet, Rev. 2
Freescale Semiconductor
213
13.3.4
IIC Status Register (IIC1S)
76
54
321
0
RTCF
IAAS
BUSY
ARBL
0SRW
IICIF
RXAK
W
Reset
100
00
000
= Unimplemented or Reserved
Figure 13-6. IIC Status Register (IIC1S)
Table 13-5. IIC1S Register Field Descriptions
Field
Description
7
TCF
Transfer Complete Flag — This bit is set on the completion of a byte transfer. Note that this bit is only valid
during or immediately following a transfer to the IIC module or from the IIC module.The TCF bit is cleared by
reading the IIC1D register in receive mode or writing to the IIC1D in transmit mode.
0 Transfer in progress.
1 Transfer complete.
6
IAAS
Addressed as a Slave — The IAAS bit is set when the calling address matches the programmed slave address.
Writing the IIC1C register clears this bit.
0 Not addressed.
1 Addressed as a slave.
5
BUSY
Bus Busy — The BUSY bit indicates the status of the bus regardless of slave or master mode. The BUSY bit is
set when a START signal is detected and cleared when a STOP signal is detected.
0 Bus is idle.
1 Bus is busy.
4
ARBL
Arbitration Lost — This bit is set by hardware when the arbitration procedure is lost. The ARBL bit must be
cleared by software, by writing a one to it.
0 Standard bus operation.
1 Loss of arbitration.
2
SRW
Slave Read/Write — When addressed as a slave the SRW bit indicates the value of the R/W command bit of
the calling address sent to the master.
0 Slave receive, master writing to slave.
1 Slave transmit, master reading from slave.
1
IICIF
IIC Interrupt Flag — The IICIF bit is set when an interrupt is pending. This bit must be cleared by software, by
writing a one to it in the interrupt routine. One of the following events can set the IICIF bit:
One byte transfer completes
Match of slave address to calling address
Arbitration lost
0 No interrupt pending.
1 Interrupt pending.
0
RXAK
Receive Acknowledge — When the RXAK bit is low, it indicates an acknowledge signal has been received after
the completion of one byte of data transmission on the bus. If the RXAK bit is high it means that no acknowledge
signal is detected.
0 Acknowledge received.
1 No acknowledge received.
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