參數(shù)資料
型號： MC9S08GB32ACFUE
廠商： Freescale Semiconductor
文件頁數(shù)： 18/302頁
文件大?。?/td> 0K
描述： IC MCU 32K FLASH 2K RAM 64-LQFP
標(biāo)準(zhǔn)包裝： 160
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： I²C，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 56
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-LQFP
包裝： 托盤
產(chǎn)品目錄頁面： 729 (CN2011-ZH PDF)
配用： M68DEMO908GB60E-ND - BOARD DEMO MC9S08GB60
M68EVB908GB60E-ND - BOARD EVAL FOR MC9S08GB60
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Internal Clock Generator (S08ICGV2)
MC9S08GB60A Data Sheet, Rev. 2
114
Freescale Semiconductor
7.3.8
Clock Mode Requirements
A clock mode is requested by writing to CLKS1:CLKS0 and the actual clock mode is indicated by
CLKST1:CLKST0. Provided minimum conditions are met, the status shown in CLKST1:CLKST0 should
be the same as the requested mode in CLKS1:CLKS0. Table 7-2 shows the relationship between CLKS,
CLKST, and ICGOUT. It also shows the conditions for CLKS = CLKST or the reason CLKS
≠ CLKST.
NOTE
If a crystal will be used before the next reset, then be sure to set REFS = 1
and CLKS = 1x on the first write to the ICGC1 register. Failure to do so will
result in “l(fā)ocking” REFS = 0, which will prevent the oscillator amplifier
from being enabled until the next reset occurs.
Table 7-2. ICG State Table
Actual
Mode
(CLKST)
Desired
Mode
(CLKS)
Range
Reference
Frequency
(fREFERENCE)
Comparison
Cycle Time
ICGOUT
Conditions1 for
CLKS = CLKST
1 CLKST will not update immediately after a write to CLKS. Several bus cycles are required before CLKST updates to the new
value.
Reason
CLKS1 =
CLKST
Off
(XX)
Off
(XX)
X0
—
0
—
FBE
(10)
X
0
—
0
—
ERCS = 0
SCM
(00)
SCM
(00)
X
fICGIRCLK/7
2
2 The reference frequency has no effect on ICGOUT in SCM, but the reference frequency is still used in making the comparisons
that determine the DCOS bit.
8/fICGIRCLK
ICGDCLK/R
Not switching from
FBE to SCM
—
FEI
(01)
0
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
DCOS = 0
FBE
(10)
X
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
ERCS = 0
FEE
(11)
X
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
DCOS = 0 or
ERCS = 0
FEI
(01)
FEI
(01)
0
fICGIRCLK/7
8/fICGIRCLK
ICGDCLK/R
DCOS = 1
—
FEE
(11)
X
fICGIRCLK/7
8/fICGIRCLK
ICGDCLK/R
—
ERCS = 0
FBE
(10)
FBE
(10)
X
0
—
ICGERCLK/R
ERCS = 1
—
FEE
(11)
X
0
—
ICGERCLK/R
—
LOCS = 1 &
ERCS = 1
FEE
(11)
FEE
(11)
0
fICGERCLK
2/fICGERCLK
ICGDCLK/R3
3 After initial LOCK; will be ICGDCLK/2R during initial locking process and while FLL is re-locking after the MFD bits are
changed.
ERCS = 1 and
DCOS = 1
—
1
fICGERCLK
128/fICGERCLK
ICGDCLK/R(2)
ERCS = 1 and
DCOS = 1
—
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PDF描述
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