參數(shù)資料
型號： MC9S08DZ16CLF
廠商： Freescale Semiconductor
文件頁數(shù)： 267/416頁
文件大?。?/td> 0K
描述： IC MCU 16K FLASH 1K RAM 48-LQFP
標準包裝： 250
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： CAN，I²C，LIN，SCI，SPI
外圍設備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 39
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 512 x 8
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 16x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-LQFP
包裝： 托盤
配用： EVB9S08DZ60-ND - BOARD EVAL FOR 9S08DZ60
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Chapter 16 Timer/PWM Module (S08TPMV3)
MC9S08DZ60 Series Data Sheet, Rev. 4
Freescale Semiconductor
339
the TPM counter is a free-running counter then the update is made when the TPM counter changes
from 0xFFFE to 0xFFFF.
16.4.2.4
Center-Aligned PWM Mode
This type of PWM output uses the up/down counting mode of the timer counter (CPWMS=1). The output
compare value in TPMxCnVH:TPMxCnVL determines the pulse width (duty cycle) of the PWM signal
while the period is determined by the value in TPMxMODH:TPMxMODL. TPMxMODH:TPMxMODL
should be kept in the range of 0x0001 to 0x7FFF because values outside this range can produce ambiguous
results. ELSnA will determine the polarity of the CPWM output.
pulse width = 2 x (TPMxCnVH:TPMxCnVL)
period = 2 x (TPMxMODH:TPMxMODL); TPMxMODH:TPMxMODL=0x0001-0x7FFF
If the channel-value register TPMxCnVH:TPMxCnVL is zero or negative (bit 15 set), the duty cycle will
be 0%. If TPMxCnVH:TPMxCnVL is a positive value (bit 15 clear) and is greater than the (non-zero)
modulus setting, the duty cycle will be 100% because the duty cycle compare will never occur. This
implies the usable range of periods set by the modulus register is 0x0001 through 0x7FFE (0x7FFF if you
do not need to generate 100% duty cycle). This is not a signicant limitation. The resulting period would
be much longer than required for normal applications.
TPMxMODH:TPMxMODL=0x0000 is a special case that should not be used with center-aligned PWM
mode. When CPWMS=0, this case corresponds to the counter running free from 0x0000 through 0xFFFF,
but when CPWMS=1 the counter needs a valid match to the modulus register somewhere other than at
0x0000 in order to change directions from up-counting to down-counting.
The output compare value in the TPM channel registers (times 2) determines the pulse width (duty cycle)
of the CPWM signal (Figure 16-16). If ELSnA=0, a compare occurred while counting up forces the
CPWM output signal low and a compare occurred while counting down forces the output high. The
counter counts up until it reaches the modulo setting in TPMxMODH:TPMxMODL, then counts down
until it reaches zero. This sets the period equal to two times TPMxMODH:TPMxMODL.
Figure 16-16. CPWM Period and Pulse Width (ELSnA=0)
Center-aligned PWM outputs typically produce less noise than edge-aligned PWMs because fewer I/O pin
transitions are lined up at the same system clock edge. This type of PWM is also required for some types
of motor drives.
PERIOD
PULSE WIDTH
COUNT=
COUNT= 0
COUNT=
OUTPUT
COMPARE
(COUNT DOWN)
OUTPUT
COMPARE
(COUNT UP)
TPMxCHn
2 x TPMxMODH:TPMxMODL
2 x TPMxCnVH:TPMxCnVL
TPMxMODH:TPMxMODL
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PDF描述
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參數(shù)描述
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MC9S08DZ16F1C48 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
MC9S08DZ16F1C64 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
MC9S08DZ16F1M32 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
MC9S08DZ16F1M48 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
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