參數(shù)資料
型號(hào)： MC9S08AW60MFD
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, QCC48
封裝： 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, QFN-48
文件頁數(shù)： 51/320頁
文件大?。?/td> 3942K
代理商： MC9S08AW60MFD
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Internal Clock Generator (S08ICGV4)
MC9S08AW60 Data Sheet, Rev.1.0
144
Freescale Semiconductor
8.4.10
Clock Mode Requirements
A clock mode is requested by writing to CLKS1:CLKS0 and the actual clock mode is indicated by
CLKST1:CLKST0. Provided minimum conditions are met, the status shown in CLKST1:CLKST0 should
be the same as the requested mode in CLKS1:CLKS0. Table 8-10 shows the relationship between CLKS,
CLKST, and ICGOUT. It also shows the conditions for CLKS = CLKST or the reason CLKS
≠ CLKST.
NOTE
If a crystal will be used before the next reset, then be sure to set REFS = 1
and CLKS = 1x on the rst write to the ICGC1 register. Failure to do so will
result in “l(fā)ocking” REFS = 0 which will prevent the oscillator amplier
from being enabled until the next reset occurs.
Table 8-10. ICG State Table
Actual
Mode
(CLKST)
Desired
Mode
(CLKS)
Range
Reference
Frequency
(fREFERENCE)
Comparison
Cycle Time
ICGOUT
Conditions1 for
CLKS = CLKST
1 CLKST will not update immediately after a write to CLKS. Several bus cycles are required before CLKST updates to the new
value.
Reason
CLKS1
≠
CLKST
Off
(XX)
Off
(XX)
X0
—
0
—
FBE
(10)
X
0
—
0
—
ERCS = 0
SCM
(00)
SCM
(00)
X
fICGIRCLK/7
2
2 The reference frequency has no effect on ICGOUT in SCM, but the reference frequency is still used in making the comparisons
that determine the DCOS bit
8/fICGIRCLK
ICGDCLK/R
Not switching
from FBE to
SCM
—
FEI
(01)
0
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
DCOS = 0
FBE
(10)
X
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
ERCS = 0
FEE
(11)
X
fICGIRCLK/7
(1)
8/fICGIRCLK
ICGDCLK/R
—
DCOS = 0 or
ERCS = 0
FEI
(01)
FEI
(01)
0
fICGIRCLK/7
8/fICGIRCLK
ICGDCLK/R
DCOS = 1
—
FEE
(11)
X
fICGIRCLK/7
8/fICGIRCLK
ICGDCLK/R
—
ERCS = 0
FBE
(10)
FBE
(10)
X
0
—
ICGERCLK/R
ERCS = 1
—
FEE
(11)
X
0
—
ICGERCLK/R
—
LOCS = 1 &
ERCS = 1
FEE
(11)
FEE
(11)
0
fICGERCLK
2/fICGERCLK
ICGDCLK/R3
3 After initial LOCK; will be ICGDCLK/2R during initial locking process and while FLL is re-locking after the MFD bits are changed.
ERCS = 1 and
DCOS = 1
—
1
fICGERCLK
128/fICGERCLK
ICGDCLK/R(2)
ERCS = 1 and
DCOS = 1
—
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