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參數(shù)資料
| 型號： | MC9328MXLVM20R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 52/90頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU I.MX 200MHZ 256-MAPBGA |
| 標準包裝： | 1,000 |
| 系列： | i.MXL |
| 核心處理器： | ARM9 |
| 芯體尺寸： | 32-位 |
| 速度： | 200MHz |
| 連通性： | EBI/EMI，I²C，MMC/SD，SPI，SSI，UART/USART，USB |
| 外圍設備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 97 |
| 程序存儲器類型： | ROMless |
| 電壓 - 電源 (Vcc/Vdd)： | 1.7 V ~ 3.3 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 256-LFBGA |
| 包裝： | 帶卷 (TR) |
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Functional Description and Application Information
MC9328MXL Technical Data, Rev. 8
56
Freescale Semiconductor
Figure 39. SPI SCLK Timing Diagram
4.6
LCD Controller
This section includes timing diagrams for the LCD controller. For detailed timing diagrams of the LCD
controller with various display configurations, refer to the LCD controller chapter of the MC9328MXL
Reference Manual
.
Figure 40. SCLK to LD Timing Diagram
Ref No.
Parameter
3.0 ± 0.3 V
Unit
Minimum
Maximum
1
SPI_RDY to SS output low
2T1
1 T = CSPI system clock period (PERCLK2).
–ns
2SS output low to first SCLK edge
3 Tsclk2
2 Tsclk = Period of SCLK.
–ns
3
Last SCLK edge to SS output high
2 Tsclk
–
ns
4SS output high to SPI_RDY low
0
–
ns
5SS output pulse width
Tsclk + WAIT 3
3 WAIT = Number of bit clocks (SCLK) or 32.768 kHz clocks per Sample Period Control Register.
–ns
6SS input low to first SCLK edge
T
–
ns
7SS input pulse width
T
–
ns
Table 19. Timing Parameter Table for SPI SCLK
Ref No.
Parameter
3.0 ± 0.3 V
Unit
Minimum
Maximum
8
SCLK frequency
0
10
MHz
9
SCLK pulse width
100
–
ns
SCLK
8
9
1
LSCLK
LD[15:0]
相關PDF資料 |
PDF描述 |
|---|---|
| VE-26X-CU-S | CONVERTER MOD DC/DC 5.2V 200W |
| MC9328MXLDVM20R2 | IC MCU I.MX 200MHZ 256-MAPBGA |
| MCF5275LCVM166J | IC MCU 32BIT 166MHZ 196-MAPBGA |
| MCF5274VM166 | IC MCU 32BIT 166MHZ 256-MAPBGA |
| VI-B1K-IX-B1 | CONVERTER MOD DC/DC 40V 75W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| MC9328MXLVP15 | 制造商:Freescale Semiconductor 功能描述:Microprocessor |
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