參數(shù)資料
型號： MC9328MX21DVKR2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 266 MHz, MICROPROCESSOR, PBGA289
封裝： 14 X 14 MM, 1.41 MM HEIGHT, 0.65 MM PITCH, LEAD FREE, PLASTIC, MAPBGA-289
文件頁數(shù)： 62/100頁
文件大小： 1979K
代理商： MC9328MX21DVKR2
MC9328MX21 Technical Data, Rev. 3.4
64
Freescale Semiconductor
Specifications
Table 43. EIM Bus Timing Parameters
Ref No.
Parameter
1.8 V
± 0.1 V
3.0 V
± 0.3 V
1.8 V
±
0.1 V
Unit
Min
Typical
Max
Min
Typical
Max
1a
Clock fall to address valid
3.97
6.02
9.89
3.83
5.89
9.79
ns
1b
Clock fall to address invalid
3.93
6.00
9.86
3.81
5.86
9.76
ns
2a
Clock fall to chip-select valid
3.47
5.59
8.62
3.30
5.09
8.45
ns
2b
Clock fall to chip-select invalid
3.39
5.09
8.27
3.15
4.85
8.03
ns
3a
Clock fall to Read (Write) Valid
3.51
5.56
8.79
3.39
5.39
8.51
ns
3b
Clock fall to Read (Write) Invalid
3.59
5.37
9.14
3.36
5.20
8.50
ns
4a
Clock1 rise to Output Enable Valid
1. Clock refers to the system clock signal, HCLK, generated from the System DPLL
3.62
5.49
8.98
3.46
5.33
9.02
ns
4b
Clock1 rise to Output Enable Invalid
3.70
5.61
9.26
3.46
5.37
8.81
ns
4c
Clock1 fall to Output Enable Valid
3.60
5.48
8.77
3.44
5.30
8.88
ns
4d
Clock1 fall to Output Enable Invalid
3.69
5.62
9.12
3.42
5.36
8.60
ns
5a
Clock1 rise to Enable Bytes Valid
3.69
5.46
8.71
3.46
5.25
8.54
ns
5b
Clock1 rise to Enable Bytes Invalid
4.64
5.47
8.70
3.46
5.25
8.54
ns
5c
Clock1 fall to Enable Bytes Valid
3.52
5.06
8.39
3.41
5.18
8.36
ns
5d
Clock1 fall to Enable Bytes Invalid
3.50
5.05
8.27
3.41
5.18
8.36
ns
6a
Clock1 fall to Load Burst Address Valid
3.65
5.28
8.69
3.30
5.23
8.81
ns
6b
Clock1 fall to Load Burst Address Invalid
3.65
5.67
9.36
3.41
5.43
9.13
ns
6c
Clock1 rise to Load Burst Address Invalid
3.66
5.69
9.48
3.33
5.47
9.25
ns
7a
Clock1 rise to Burst Clock rise
3.50
5.22
8.42
3.26
4.99
8.19
ns
7b
Clock1rise to Burst Clock fall
3.49
5.19
8.30
3.31
5.03
8.17
ns
7c
Clock1 fall to Burst Clock rise
3.50
5.22
8.39
3.26
4.98
8.15
ns
7d
Clock1 fall to Burst Clock fall
3.49
5.19
8.29
3.31
5.02
8.12
ns
8a
Read Data setup time
4.54
–
4.54
–
ns
8b
Read Data hold time
0.5
–
0.5
–
ns
9a
Clock1 rise to Write Data Valid
4.13
5.86
9.16
3.95
6.36
10.31
ns
9b
Clock1 fall to Write Data Invalid
4.10
5.79
9.15
4.04
6.27
9.16
ns
9c
Clock1 rise to Write Data Invalid
4.02
5.81
9.37
4.22
5.29
9.24
ns
10a
DTACK setup time
2.65
4.63
8.40
2.64
4.61
8.41
ns
11
Burst Clock (BCLK) cycle time
15
–
15
–
ns
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PDF描述
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