- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369903 > MC912DT128PVPV (MOTOROLA INC) The MC68HC912DT128A microcontroller unit (MCU) is a 16-bit device composed of standard on-chip peripherals including a 16-bit central processing unit PDF資料下載
參數(shù)資料
| 型號： | MC912DT128PVPV |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | The MC68HC912DT128A microcontroller unit (MCU) is a 16-bit device composed of standard on-chip peripherals including a 16-bit central processing unit |
| 中文描述： | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP112 |
| 封裝： | TQFP-112 |
| 文件頁數(shù)： | 18/478頁 |
| 文件大小： | 2453K |
| 代理商： | MC912DT128PVPV |
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List of Figures
Technical Data
MC68HC912DT128A — Rev 4.0
18
List of Figures
MOTOROLA
15-3
15-4
15-5
8-Bit Pulse Accumulators Block Diagram. . . . . . . . . . . . . . . .245
16-Bit Pulse Accumulators Block Diagram. . . . . . . . . . . . . . .246
Block Diagram for Port7 with Output compare / Pulse
Accumulator A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
C3F-C0F Interrupt Flag Setting . . . . . . . . . . . . . . . . . . . . . . .247
Multiple Serial Interface Block Diagram . . . . . . . . . . . . . . . . .278
Serial Communications Interface Block Diagram . . . . . . . . . .279
Serial Peripheral Interface Block Diagram . . . . . . . . . . . . . . .291
SPI Clock Format 0 (CPHA = 0). . . . . . . . . . . . . . . . . . . . . . .292
SPI Clock Format 1 (CPHA = 1). . . . . . . . . . . . . . . . . . . . . . .293
Normal Mode and Bidirectional Mode. . . . . . . . . . . . . . . . . . .294
IIC Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .303
IIC Transmission Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . .304
IIC Clock Synchronization. . . . . . . . . . . . . . . . . . . . . . . . . . . .308
Flow-Chart of Typical IIC Interrupt Routine . . . . . . . . . . . . . .323
The CAN System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327
User Model for Message Buffer Organization. . . . . . . . . . . . .330
32-bit Maskable Identifier Acceptance Filters. . . . . . . . . . . . .333
16-bit Maskable Acceptance Filters . . . . . . . . . . . . . . . . . . . .333
8-bit Maskable Acceptance Filters . . . . . . . . . . . . . . . . . . . . .334
SLEEP Request / Acknowledge Cycle . . . . . . . . . . . . . . . . . .340
Clocking Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .343
Segments within the Bit Time. . . . . . . . . . . . . . . . . . . . . . . . .344
CAN Standard Compliant Bit Time Segment Settings . . . . . .345
18-10 msCAN12 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . .345
18-11 Message Buffer Organization. . . . . . . . . . . . . . . . . . . . . . . . .346
18-12 Receive/Transmit Message Buffer Extended Identifier. . . . . .347
18-13 Standard Identifier Mapping . . . . . . . . . . . . . . . . . . . . . . . . . .348
18-14 Identifier Acceptance Registers (1st bank). . . . . . . . . . . . . . .364
18-15 Identifier Acceptance Registers (2nd bank) . . . . . . . . . . . . . .364
18-16 Identifier Mask Registers (1st bank). . . . . . . . . . . . . . . . . . . .365
18-17 Identifier Mask Registers (2nd bank) . . . . . . . . . . . . . . . . . . .365
19-1
Analog-to-Digital Converter Block Diagram . . . . . . . . . . . . . .368
20-1
BDM Host to Target Serial Bit Timing. . . . . . . . . . . . . . . . . . .399
20-2
BDM Target to Host Serial Bit Timing (Logic 1) . . . . . . . . . . .399
20-3
BDM Target to Host Serial Bit Timing (Logic 0) . . . . . . . . . . .400
21-1
Timer Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .429
21-2
POR and External Reset Timing Diagram . . . . . . . . . . . . . . .430
15-6
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