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參數(shù)資料
| 型號： | MC912D60CCPVE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 32/460頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16BIT 112-LQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | HC12 |
| 核心處理器： | CPU12 |
| 芯體尺寸： | 16-位 |
| 速度： | 8MHz |
| 連通性： | CAN，MI Bus，SCI，SPI |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 68 |
| 程序存儲器容量： | 60KB（60K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 1K x 8 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x8/10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 112-LQFP |
| 包裝： | 托盤 |
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Resets and Interrupts
Register Stacking
MC68HC912D60A — Rev. 3.1
Technical Data
Freescale Semiconductor
Resets and Interrupts
127
If the MCU comes out of reset in an expanded mode, port A and port B
are used for the address/data bus, and port E pins are normally used to
control the external bus (operation of port E pins can be affected by the
PEAR register). Out of reset, port G, port H, port P, port S, port T, port
CAN[7:2], port AD0 and port AD1 are all configured as general-purpose
inputs.
9.7.5 Central Processing Unit
After reset, the CPU fetches a vector from the appropriate address, then
begins executing instructions. The stack pointer and other CPU registers
are indeterminate immediately after reset. The CCR X and I interrupt
mask bits are set to mask any interrupt requests. The S bit is also set to
inhibit the STOP instruction.
9.7.6 Memory
After reset, the internal register block is located from $0000 to $01FF,
RAM is at $0000 to $07FF, and EEPROM is located at $0C00 to $0FFF.
In single chip mode the two Flash EEPROM modules are located from
$1000 to $7FFF and $8000 to $FFFF.
9.7.7 Other Resources
The enhanced capture timer (ECT), pulse width modulation timer
(PWM), serial communications interfaces (SCI0 and SCI1), serial
peripheral interface (SPI), Scalable CAN (MSCAN) and analog-to-digital
converters (ATD0 and ATD1) are off after reset.
9.8 Register Stacking
Once enabled, an interrupt request can be recognized at any time after
the I bit in the CCR is cleared. When an interrupt service request is
recognized, the CPU responds at the completion of the instruction being
executed. Interrupt latency varies according to the number of cycles
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5280CVM66J | IC MPU RISC 66MHZ 256-MAPBGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC912D60CMFU8 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Technical Data |
| MC912D60CMPV8 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Technical Data |
| MC912D60CMPVE | 制造商:Freescale Semiconductor 功能描述:MCU 16BIT HC12 CISC 60KB FLASH 5V 112TQFP - Trays |
| MC912D60CVFU8 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Technical Data |
| MC912D60CVPV | 制造商:Rochester Electronics LLC 功能描述:16 BIT MICROCONTR W/ SGF - Bulk |
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